EDA技术(VHDL)试卷及答案.pdf

一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现A。1．以下描述错误的是CA．带优先级且条件相与的逻辑电路B．条件相或的逻辑电路A．QuartusII是Altera提供的FPGA/CPLD集成开发环境C．三态控制电路D．双向控制电路B．Altera是世界上最大的可编程逻辑器件供应商之一10．在VHDL语言中，下列对时钟边沿检测描述中，错误的是D。C．MAX+plusII是Altera前一代FPGA/CPLD集成开发环境QuartusII的更A．ifclk'eventandclk=‘1’thenB．iffalling_edge(clk)then新换代新产品C．ifclk’eventandclk=‘0’thenD．ifclk’stableandnotD．QuartusII完全支持VHDL、Verilog的设计流程clk=‘1’then2．以下工具中属于FPGA/CPLD开发工具中的专用综合器的是B11．下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程BA．ModelSimB．LeonardoSpectrumC．ActiveHDLD．QuartusIIA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试3．以下器件中属于Xilinx公司生产的是CB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试A．ispLSI系列器件B．MAX系列器件C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；C．XC9500系列器件D．FLEX系列器件D．原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试4．以下关于信号和变量的描述中错误的是B12．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描A．信号是描述硬件系统的基本数据对象，它的性质类似于连接线述中，正确的是A。B．信号的定义范围是结构体、进程//在整个结构体的任何地方都能使用A．PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成C．除了没有方向说明以外，信号与实体的端口概念是一致的后，等待下一次进程启动D．在进程中不能将变量列入敏感信号列表中B．敏感信号参数表中，应列出进程中使用的所有输入信号5．以下关于状态机的描述中正确的是BC．进程由说明部分、结构体部分、和敏感信号参数表三部分组成A．Moore型状态机其输出是当前状态和所有输入的函数D．当前进程中声明的变量也可用于其他进程//Mealy型状态机其输出信号是当前状态和当前输入的函数13．下列语句中，不属于并行语句的是BB．与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期C．Mealy型状态机其输出是当前状态的函数A．进程语句B．CASE语句顺序语句D．以上都不对C．元件例化语句D．WHEN…ELSE…语句6．下列标识符中，B是不合法的标识符。14．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库A．PP0B．ENDC．Not_AckD．sigD7．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理A．IEEE库B．VITAL库C．STD库D．WORK库的描述中，正确的是C。15．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与A//．FPGA即是现场可编程逻辑器件的英文简称CPLD复杂可编程逻辑器件结构体两部分，结构体描述D设计实体内部结构和外部设计实体端口B．CPLD是基于查找表结构的可编程逻辑器件的逻辑关系C．早期的CPLD是从GAL的结构扩展而来A．器件外部特性B．器件的综合约束D．在Altera公司生产的器件中，FLEX10K系列属CPLD结构C．器件外部特性与内部功能D．器件的内部功能8．综合是EDA设计流程的关键步骤，在下面对综合的描述中，D是错误的。二、EDA名词解释，写出下列缩写的中文含义（10分）A．综合就是把抽象设计层次中的一种表示转化成另一种表示的过程1．CPLD：复杂可编程逻辑器件B．综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结2．ASIC：专用集成电路构相映射的网表文件C．为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综3．LUT：查找表合约束4．EDA：电子设计自动化D．综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映5．ROM：只读存储器射过程，并且这种映射关系是唯一的（即综合结果是唯一的）三、程序填空题（20分）以下是一个模为24（0~23）的8421BCD码加法计数器VHDL描述，请补充完整12BEGINLIBRARYIEEE;13IFRISING_EDGE(CLK)THENUSEIEEE.STD_LOGIC_1164.ALL;14IFQ