分块归零处理TURBO编译码器FPGA设计与实现.doc

分块归零处理TURBO编译码器FPGA设计与实现在现代数字通信系统中信道编译码技术已经成为通信系统保证信息传输可靠性的重要手段之一。Turbo码自发明以来就因其优异的性能成为信道编码领域的研究热点,并且目前已经被广泛应用于深空通信、卫星通信以及移动通信系统之中。而Turbo编译码技术应用的重要基础是Turbo编译码器芯片实现。随着通信技术的不断发展,通信业务对数据吞吐率的要求越来越高,为了满足高速数据通信的要求,必须研究具有高速处理能力的Turbo编译码器硬件实现方案。Turbo译码算法中的迭代递归计算是影响Turbo译码器吞吐率的关键要素。除了可以通过提高芯片工作频率来提高译码吞吐率,还需要研究并行译码结构及其实现方案。并行译码通过对接收的译码数据进行分块并送入多个译码核心同时处理,以有效降低译码时延,提高译码吞吐率性能。由于Turbo译码算法中递归运算的存在,数据分块处理时容易导致性能损失,为了减小或避免性能损失,常用方法是为每一个数据分块引入冗余比特或者存储递归运算初始值,前者会降低译码计算效率,后者将带来额外的存储器占用。分块归零处理的Turbo码通过在编码端通过分块处理及归零处理,从编码构造上使得对应的Turbo码字具有适应并行分块译码处理的码字结构特性,以一定的编码效率损失为代价,可以避免在译码端执行分块并行译码时在分块间设置重叠冗余比特以避免译码性能损失。本论文的主要研究内容是在FPGA平台上实现基于分块归零处理的Turbo码编译码器。论文首先对分块归零处理Turbo码方案与3GPP-LTE系统Turbo码添加冗余比特并行译码方案进行相关的对比仿真,以验证该编码方案的性能。相关性能仿真表明,分块归零编码处理的Turbo码性能与传统Turbo译码性能一致。论文还对译码器所实现的并行滑窗译码算法以及IHDA停止迭代特性进行仿真,验证分块译码算法的性能以及译码器设计方案的可行性。然后根据仿真的并行滑窗译码算法,对分块归零处理Turbo码的译码器进行设计,并完成了功能验证。最后,论文将设计的编译码器以FPGA为载体进行实现,并对相关资源消耗、吞吐率性能和误码率性能进行分析。论文相关研究表明,分块归零编码处理的Turbo码码字具有适合并行译码的内在结构特性,其对应的并行译码器在具体实现时有两个优点：首先无需在相邻分块间考虑重叠比特以保证误码性能,这使得每一个SISO译码单元所需要处理的数据长度得到减少,有助于提高短码块长时的译码吞吐率。其次,分块归零处理也使得译码单元内部的状态度量初始值为一个确定值,从而使得各个SISO之间的译码更加独立,减少了因SISO之间相互传递状态度量初始值的资源消耗的同时降低了控制的复杂度。本文相关分析证实了基于分块归零编码处理的高速Turbo编译码技术具有实际的应用价值。