VHDL与数字电路设计.ppt

VHDL与数字电路设计一、传统设计方法自顶向下的设计方法传统设计方法vsEDA设计方法三、PLD器件（一）出现的背景（二）PLD概述PLD开发系统四、PLD设计流程PLD设计准备设计输入设计处理设计校验器件编程PLD开发系统设计举例设计过程三、PLD电路设计的特点VHDL是非常高速集成电路硬件描述语言(VeryHighspeedIntegratedCircuitHardwareDescriptionLanguage)的英文缩写。VHDL设计VS电路图设计VHDL程序的基本结构VHDL程序的基本结构Library（库）是用于存放预先编译好的Package（程序包）。Package（程序包）中定义了基本的常数，数据类型，元件及子程序等。作用：声明在实体和结构体定义中将用到的数据类型、元件或子程序等。声明格式：Library库名；Use库名.PACKAGE名.All；作用：ENTITY（实体）用于定义电路的外观，即I/O端口的类型和数量。定义格式：Entity实体名isPort(a：inbit；b：inbit；c：outbit)；End实体名;端口模式（MODE）有以下几种类型：IN；OUT；INOUT；BUFFER端口模式可用下图说明：（黑框代表一个设计或模块）INOUTBUFFERINOUT（3）ARCHITECTURE定义区二输入与门电路设计范例二输入与门电路设计范例二输入与门电路设计范例第一章VHDL的程序结构和软件操作1-1VHDL程序的基本结构1-1VHDL程序的基本结构Library（库）是用于存放预先编译好的Package（程序包）。Package（程序包）中定义了基本的常数，数据类型，元件及子程序等。作用：声明在实体和结构体定义中将用到的数据类型、元件或子程序等。声明格式：Library库名；Use库名.PACKAGE名.All；作用：ENTITY（实体）用于定义电路的外观，即I/O端口的类型和数量。定义格式：Entity实体名isPort(a：inbit；b：inbit；c：outbit)；End实体名;（2）ENTITY定义区端口模式（MODE）有以下几种类型：IN；OUT；INOUT；BUFFER端口模式可用下图说明：（黑框代表一个设计或模块）INOUTBUFFERINOUT（3）ARCHITECTURE定义区（4）CONFIGURATION定义区（4）CONFIGURATION定义区二输入与门电路设计范例二输入与门电路设计范例二输入与门电路设计范例二输入与门电路设计范例1-2Max+plusⅡ系统的操作下面我们介绍利用Max+plusⅡ系统如何实现如下操作：（1）如何编写VHDL程序（使用TextEditor）；（2）如何编译VHDL程序（使用Compiler）；（3）如何仿真验证VHDL程序（使用WaveformEditor，Simulator）；（4）如何进行芯片的时序分析（使用TimingAnalyzer）；（5）如何安排芯片脚位（使用FloorplanEditor）；（6）如何下载程序至芯片（使用Programmer）。（1）如何编写VHDL程序（2）如何编译VHDL程序（3）如何仿真验证VHDL程序（4）如何进行芯片的时序分析（5）如何安排芯片脚位（6）如何下载程序至芯片第二章数据类型与数据对象的定义2-1数据类型2-1-1逻辑数据类型（4）标准逻辑型（Std_Logic）；TypeSTD_LOGICis(‘U’,--Uninialized；未初始化‘X’,--Forcingunknown；浮接不定‘0’,--Forcing0；低电位‘1’,--Forcing1；高电位‘Z’,--HighImpedance；高阻抗‘W’,--WeakUnknown；弱浮接‘L’,--Weak0；弱低电位‘H’,--Weak1；弱高电位‘-’,--Don’tcare；不必理会)；（5）标准逻辑数组类型（Std_Logic_vector）；2-1-2数值数据类型（2）实数（Real）（3）有符号数（Signed）无符号数（Unsigned）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;entitydataisport(a,b:inunsigned(3downto0);--a,b:insigned(3downto0);c:outstd_logic);enddata;architecturem1ofdataisbeginc<='1'whena<belse'0';endm1;2-1-3列举和数组数据类型2-1-4数据类型的转换常用的数据类型转换函数2-2数据对象的定义2-2-1常数的定义常数的应用示例2-2-2信号的定义2-2-3变量的