大学毕业论文-—基于fpga的数字时钟.doc

毕业论文（设计）题目：基于FPGA的数字时钟设计目录摘要IAbstractII1绪论11.1研究问题背景和现状11.2研究目的及意义11.3设计内容及目标21.3.1研究内容21.3.2研究目标22系统设计方案32.1控制方案的选择32.2时钟电路的选择32.3校时控制电路的选择32.4显示电路的选择43系统电路总体设计53.1系统设计总体框图53.2电源供电电路设计53.2.1外围电路电源设计53.2.2芯片电源电路设计63.2.3电源滤波电路63.3FPGA芯片及其引脚73.4JTAG下载配置电路设计83.5时钟信号电路设计93.6复位电路93.7键盘电路设计103.8人机显示电路103.9整点报时电路设计114FPGA内部程序设计124.1分频器的程序设计124.2秒计数器程序设计134.3分计数器程序设计154.4小时计数器程序设计164.5日计数器程序设计164.6月计数器程序设计174.7年计数器程序设计184.8键盘控制程序设计194.9LCD1602程序设计204.10顶层文件设置及编译下载215总结225.1结论225.2设计中遇到的问题22参考文献23致谢24附录：25附录1最小系统及配置电路图25附录2系统外围电路图26附录3系统设计程序27附录4顶层原理图及引脚设置43II基于FPGA的数字时钟设计摘要利用FPGA器件设计数字电路，不仅可以将时钟的硬件电路和设计流程简化，而且可以减小本设计系统的前期成本与模块体积，提高了系统的稳定性，缩短设计周期。FPGA不仅可以实现简单的74系列的电路逻辑设计，而且可以作为具有高性能的CPU，来控制总系统运行。本设计采用EP1K10TC100-1芯片作为控制CPU，整个系统采用VHDL语言，50MHZ的晶振产生时钟脉冲，用VHDL语言设计分频器获得秒信号及其他时钟信号，经过计数器分别对年、月、日、时、分、秒的控制逻辑累加形成计数模块，并通过独立键盘对计数模块进行调整以达到调时间的目的，系统通过1602液晶显示输出。系统利用QuartusII软件进行程序软件的编译、仿真、引脚设置、总线接口及配置、下载来完成整个设计。关键词：数字时钟；FPGA；VHDL语言DesignofDigitalClockBasedonFPGAAbstractUsingFPGAcomponenttodesigndigitalcircuitnotonlymaysimplifytheclockhardwarecircuitandthedesignprocess,moreovermayreducethisdesignsystem'scostandthevolumetoenhancesystem'sreliability.FPGAcannotonlyachievethe74seriescircuitlogic,andcanbeusedashigh-performanceCPUtocontrolthetotalsystemoperation.ThisdesignusestheEP1K10TC100-1chiptocontrolCPU.TheoverallsystemusestheVHDLlanguage.The50MHZcrystaloscillatorproducestheclockpulse.TheVHDLlanguageobtainsasecondsignalandotherclocksignal.Designfrequencydividerpassesthroughthecounterseparatelytotheyear,themonth,Japan,divides,thesecondcontrollogicaccumulationtoformthecountingmodule,andmakestheadjustmentthroughtheindependentkeyboardtothecountingmoduletoachievethegoalofadjustingthetime,andthesystemdisplayoutputthrough1602liquidcrystal.Thesystemcarriesontheproceduresoftware'stranslation,thesimulation,thepinestablishment,thebusinterfaceandthedisposition,downloadingusingtheQuartusIIsoftwaretocompletetheentiredesign.Keywords：digitalclock;FPGA;VHDLlanguage青岛农业大学机电工程学院本科毕业设计（论文）431绪论1.1研究问题背景和现状随着生活