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VHDL培训教程欢迎参加VHDL培训浙江大学电子信息技术研究所电子设计自动化(EDA)培训中心编写:王勇TEL:7951949或7951712EMAIL:[e-mail]培训教程第一讲、VHDL简介及其结构第二讲、VHDL中的对象、操作符、数据类型第三讲、VHDL中的控制语句及模块第四讲、状态机的设计第一讲、VHDL简介及其结构•通过本课的学习您可以了解以下几点1、VHDL的基本概念2、VHDL的基本结构3、VHDL的设计初步什么是VHDL•VHDL-VHSICHardwareDecriptionLanguage其中VHSIC-VeryHighSpeedIntegratedCircuit电子设计自动化的关键技术之一是要求用形式化方法来描述硬件系统。VHDL适应了这种要求。VHDL和VerilogHDL•VerilogHDL：另一种硬件描述语言由Verilog公司开发1995年成为IEEE标准。优点：简单、易学易用缺点：功能不如VHDL强大仿真工具少•VHDL：1987年成为IEEE标准优点：功能强大、通用性强。缺点：难学VHDL的发展历史•起源于八十年代由美国国防部开发•两个标准:1、1987年的IEEE1076（VHDL87）2、1993年进行了修正（VHDL93）VHDL在电子系统设计中的应用•电子系统的设计模块VHDL在电子系统设计中的应用•电子系统设计的描述等级1、行为级2、RTL级（Registertransferlevel）3、逻辑门级4、版图级•用VHDL可以描述以上四个等级VHDL在电子系统设计中的应用•系统设计的描述等级-制版级VHDL在电子系统设计中的应用•系统设计的描述等级-逻辑门级VHDL在电子系统设计中的应用•系统设计的描述等级-RTL级VHDL在电子系统设计中的应用•系统设计的描述等级-行为级如何使用VHDL描述硬件实体Entity(实体）Architecture1（构造体）ArchitectureNprocess(进程结构）subprograms(子程序）block(块结构）procedure（过程）function(函数）libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;entitycountisport(clockreset:inSTD_LOGIC;dataout:outSTD_LOGIC_VECTOR(3downto0));endcount;architecturebehaviorlofcountissignaldatabuffer:STD_LOGIC_VECTOR(3downto0);begindataout<=databuffer;process(clockreset)beginif(reset='1')thendatabuffer<="0000";elsif(clock'eventandclock='1')thenifdatabuffer="1000"thendatabuffer<="0000";elsedatabuffer<=databuffer+'1';endif;endif;endprocess;endbehavioral;VHDL结构要点1、ENTITY（实体）格式：Entity实体名IS[类属参数说明][端口说明]EndEntity；其中端口说明格式为：PORT(端口名1端口名N：方向：类型）其中方向有:INOUTINOUTBUFFERLINKAGEVHDL结构要点•注意In信号只能被引用不能被赋值out信号只能被赋值不能被引用buffer信号可以被引用也可以被赋值•简单地说In不可以出现在<=或:=的左边out不可以出现在<=或:=的右边buffer可以出现在<=或:=的