预览加载中,请您耐心等待几秒...
1/10
2/10
3/10
4/10
5/10
6/10
7/10
8/10
9/10
10/10

亲,该文档总共15页,到这已经超出免费预览范围,如果喜欢就直接下载吧~

如果您无法下载资料,请参考说明:

1、部分资料下载需要金币,请确保您的账户上有足够的金币

2、已购买过的文档,再次下载不重复扣费

3、资料包下载后请先用软件解压,在使用对应软件打开

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN114429933A(43)申请公布日2022.05.03(21)申请号202011180484.4(22)申请日2020.10.29(71)申请人无锡华润微电子有限公司地址214135江苏省无锡市太湖国际科技园菱湖大道180号-6(72)发明人马凤麟于绍欣金兴成王志伟(74)专利代理机构华进联合专利商标代理有限公司44224代理人郭凤杰(51)Int.Cl.H01L21/762(2006.01)权利要求书1页说明书8页附图5页(54)发明名称浅沟槽隔离结构及其制作方法(57)摘要本申请涉及一种浅沟槽隔离结构及其制作方法。其中,浅沟槽隔离结构包括:浅沟槽,位于衬底内;离子注入区,位于衬底内,且位于浅沟槽的底壁外围;隔离材料层和等离子体阻挡层,填充于浅沟槽内,且等离子体阻挡层位于离子注入区与隔离材料层之间。等离子体阻挡层可以有效阻止等离子体继续进入离子注入区,从而对离子注入区进行有效保护。因此,本申请可以有效保障离子注入区对漏电通道的阻断作用,进而防止半导体器件的产品良率随工艺节点减小而降低,从而有利于实现相关产品向更先进工艺节点迈进。CN114429933ACN114429933A权利要求书1/1页1.一种浅沟槽隔离结构,其特征在于,包括:浅沟槽,位于衬底内;离子注入区,位于衬底内,且位于所述浅沟槽的底壁外围;隔离材料层和等离子体阻挡层,填充于所述浅沟槽内,且所述等离子体阻挡层位于所述隔离材料层与所述浅沟槽的内壁之间。2.根据权利要求1所述的浅沟槽隔离结构,其特征在于,所述离子注入区还位于所述浅沟槽的侧壁外围。3.根据权利要求1所述的浅沟槽隔离结构,其特征在于,所述隔离材料层包括至少两层自所述等离子体阻挡层表面依次形成的子隔离层;按形成顺序,形成各所述子隔离层的偏置功率依次增大。4.根据权利要求1所述的浅沟槽隔离结构,其特征在于,所述等离子体阻挡层的厚度为5.根据权利要求1所述的浅沟槽隔离结构,其特征在于,所述等离子体阻挡层的材料包括二氧化硅、富硅氧化物以及氮氧化硅中的至少一种。6.根据权利要求1至5中任一项所述的浅沟槽隔离结构,其特征在于,所述等离子体阻挡层于无偏置功率条件下,通过等离子体化学气相沉积形成,且形成在所述浅沟槽各处的所述离子体阻挡层的厚度相同。7.一种浅沟槽隔离结构的制作方法,其特征在于,包括:提供衬底,于所述衬底内形成浅沟槽;进行离子注入,以在所述浅沟槽的底壁外围形成离子注入区;于所述浅沟槽的内壁形成等离子体阻挡层;于所述浅沟槽内填充隔离材料层,使得所述等离子体阻挡层位于所述隔离材料层与所述浅沟槽的内壁之间。8.根据权利要求7所述的浅沟槽隔离结构的制作方法,其特征在于,所述于所述等离子体阻挡层的表面形成隔离材料层包括:于不同偏置功率条件下自所述等离子体阻挡层表面依次形成至少两层子隔离层,按形成顺序,形成各所述子隔离层的偏置功率依次增大。9.根据权利要求7或8所述的浅沟槽隔离结构的制作方法,其特征在于,所述等离子体阻挡层与所述隔离材料层于同一化学气相沉积设备内形成,形成所述等离子体阻挡层的偏置功率为0W。10.根据权利要求7所述的浅沟槽隔离结构的制作方法,其特征在于,形成所述等离子体阻挡层的气体分解功率小于形成所述隔离材料层的气体分解功率;和\或,形成所述等离子体阻挡层的压强大于形成所述隔离材料层的压强。2CN114429933A说明书1/8页浅沟槽隔离结构及其制作方法技术领域[0001]本申请涉及半导体技术领域,特别是涉及一种浅沟槽隔离结构及其制作方法。背景技术[0002]在半导体先进工艺制程中,一般采用浅沟槽隔离(STI,shallowtrenchisolation)技术进行隔离。STI技术是通过高密度等离子体(HDP,highdensityplasma)化学气相沉积方式,于衬底的浅沟槽内填充隔离材料(通常为氧化硅),形成隔离材料层,以起到良好的隔离效果。[0003]然而,随着科技发展,特殊环境越来越多。在一些电离环境(如压力容器无损检测现场、医学影像设备周边以及放射性矿藏核电站等)之中,会存在电磁辐射。浅沟槽中填充的隔离材料(例如氧化硅原子)在电离环境下会吸收射线或者粒子等的能量而产生电子‑空穴对。具有较大迁移率的电子很快离开隔离材料层;而迁移率较小的空穴聚集在隔离材料层的与衬底的有源区接触的界面区域上,形成空间正电荷层,同时在有源区的与隔离材料层接触的界面区域建立感应负电荷层。感应负电荷层形成漏电通道,会导致器件失效。[0004]在电离环境下,感应负电荷层在有源区AA的相邻两NMOS器件的源漏区之间形成漏电通道如图1a所示。目前为了克服这一问题,一般采用增加对有源区的界面区域(与浅沟槽中的隔离材料层接触的界面区域)的ASI‑i