触发器及含触发器的PLD.ppt

12第6章4568910111213141516171819基本RS触发器21RS触发器的状态方程：Qn+1＝S＋RQnRS触发器的约束条件：R＋S＝1（RS=0）Ｑ242526272829303132336.2.3RS触发器应用示例为了适用于单输入信号的场合把同步RS触发器做成D触发器形式。363738电平触发型D触发器40414243444546边沿触发型D触发器Q【例6-3】图6-12为边沿D触发器构成的电路图设触发器的初始状态Q1Q0=00试确定Q0及Q1在时钟脉冲作用下的波形（参考图6-13）。最后用QuartusII的时序仿真器验证。505152536.4主从触发器工作原理：CPQRS触发器的电路结构演变过程6.4.2主从JK触发器R1=S1=0Q保持；(3)J=0K=1(3)J=0K=101066a.功能表：集成的主从JK触发器简介:例1：画出主从JK触发器输出端波形图。例2：讨论Q1、Q2的输出波形71例4：画出下图所示电路中各输出端的波形图：三、主从触发器的动作特点现象如下:解释如下:归纳只有在CP=1的全部时间里输入始终保持不变的条件下用CP下降沿到来时的输入状态决定触发器的次态才肯定是对的。否则必须考虑CP=1期间输入端状态的全部变化过程才能确定CP下降沿到来时触发器的次态。主从J－K触发器小结例.在主从JK触发器电路中已知CP、J、K的电压波形如图所示试画出与之对应的输出电压波形。设触发器初态为0。第三个CP下降沿来时J=0K=1按功能表应有Qn+1=0；逻辑符号：边沿触发型JK触发器边沿触发型JK触发器边沿触发型JK触发器8586876.5.1D触发器向其它触发器转换3.D触发器转换成T、T＇触发器6.5.2JK触发器转换为D触发器91922023/12/82023/12/82023/12/82.去抖动电路设计3.时序仿真时序仿真6.7延时电路的设计与测试2.设计顶层电路3.时序仿真时序仿真6.8含触发器的PLD结构2.GAL16V8的电路结构及工作原理普通型GAL器件GAL16V8含有：8个输入缓冲器8个输出缓冲器8个反馈／输入缓冲器8个输出逻辑宏单元与门阵列(与门阵列由8×8个与门组成共形成64个乘积项每个与门有32个输入端)GAL16V8的逻辑电路图如下页所示：OLMC逻辑结构图SYN：同步控制字1位八个输出逻辑宏单元共用；AC0：结构控制字1位八个输出逻辑宏单元共用；AC1(n)：结构控制字8位每个输出逻辑宏单元一个；XOR(n)：极性控制字8位每个输出逻辑宏单元一个；PT：乘积项禁止控制字64位每个与门一个。结构控制字及其功能：（1）同步位SYN确定GAL器件的输出模式：当SYN=0时器件具有寄存器型输出能力；当SYN=1时器件具有纯组合型输出能力。（2）结构控制位AC0这一位对于8个OLMC是公共的它与OLMC各自的AC1(n)配合控制各个多路开关。（3）结构控制位AC1(n)共有8位每个OLMC(n)有单独的AC1(n)。对GAL16V8来说n为12~19。（4）极性控制位XOR(n)用于控制输出信号的极性。当XOR(n)=0时输出信号低有效；当XOR(n)=1时输出信号高有效。（5）乘积项禁止位PT共64位分别控制与门阵列中的64个乘积项以便屏蔽某些不用的乘积项。高有效通用阵列逻辑（GAL）寄存器型输出寄存器型组合输出选通组合输出复合模式专用输入模式简单模式现在应用最广泛的可编程逻辑器件PLD主要是复杂可编程逻辑器件CPLD（ComplexProgrammableLogicDevice）现场可编程门阵列FPGA（FieldProgrammableGateArray）可擦除可编程逻辑器件EPLD（ErasableProgrammableLogicDevice）。目前主要的半导体器件公司(如Xilinx、Altera、Lattice和AMD等公司)在各自的高密