在嵌入式系统中降低CPLD的功耗.pdf

www.ed-china.com在嵌入式设计中降低CPLD的功耗作者：TroyScott莱迪思半导体公司从事便携式或手持产品设计的工程师都明白对于如今的设计最大限度地降低功耗是必不可少的要求。但是只有经验丰富的工程师理解尽可能地延长系统的电池寿命的那些微妙但又重要的细节。本文中我们将重点放在这些经验丰富的专家是如何使用超低功耗的复杂可编程逻辑器件(CPLD)并从他们的嵌入式设计中的I/O子系统节省每个微瓦的方法。我们首先来了解在嵌入式设计中如何降低CPLD的功耗、电路板的面积和元器件成本。下一步我们将看到在待机模式下如何尽量降低CPLD的功耗不仅要仔细地选择器件而且还要选择一个合适的总线驻留方案。器件工作期间我们对节省功耗的探讨将包括选择逻辑门、智能I/O设计和精密的电源电压管理技术。嵌入式工程师青睐的器件CPLD尽管在最先进的新兴应用中它们特别受欢迎CPLD的成本低体积小和低功耗的特性使他们成为几乎所有的手持式或便携式设计的首选。在这些应用中它们常用来整合逻辑功能扩展主处理器的I/O功能和监控关键的输入从而使处理器有更多的时间处于低功耗睡眠模式。用作I/O的扩展器件时像ispMACH4000ZE这样的CPLD器件(图1)给予简单的嵌入式处理器额外的信号线和处理功能他们能够支持显示器、按钮、发光二极管串行或并行I/O或存储接口。设计人员还经常利用它们作为设计中通用处理器和更多的专业芯片组之间的缓冲还能用于其他的应用如智能手机、GPS系统远程工业传感器和数码摄像机。www.ed-china.comwww.ed-china.com123456789uC*0#ispMACH4000ZELowPinCountBus(SPII2CorProprietary)FlashI2CSPI图1：用LatticeispMACH4000ZECPLD扩展I/O。待机