高速数字PCB板设计中的信号完整性分析.pdf

万方数据高速数字迳杓浦械男藕磐暾苑治王爱珍随着集成电路输出开关速度提高以及迕芏增加信号完整性瑂已经成为高速数字杓票匦牍匦牡奈侍庵唬F骷蚉板的参数、元器件在迳系牟季帧⒏咚傩藕畔叩牟枷叩纫素都会引起信号完整性的问题对于季掷此担号完整性需要提供不影响信号时序或电压的电路板布局而对电路布线来说信号完整性则要求提供端接元件、布局策略和布线信息。闲藕潘俣雀摺⒍私釉<的布局不正确或高速信号的错误布线都会引起信号完整性问题从而可能使系统输出不正确的数据、电路工作不正常甚至完全不工作如何在宓纳杓乒讨谐浞考虑信号完整性的因素并采取有效的控制措施已经成为当今杓埔到缰械囊桓鋈让呕疤狻良好的信号完整性是指信号在需要的时候能以正确的时序和电压电平数值做出响应。反之当信号不能正常响应时就出现了信号完整性问题。信号完整性问题能导致或直接带来信号失真、定时错误、不正确数据、地址和控制线以及系统误工作甚至系统崩溃信号完整性问题不是某单一因素导致的而是板级设计中多种因素共同引起的。的开关速度端接元件的布局不正确或高速信号的错误布线都会引起信号完整性问题。主要的信号完整性问题包括：延迟、反射、同步切换噪声、振荡、地弹、串扰等。信号完整性是指信号在电路中能以正确的时序和电压做出响应的能力是信号未受到损伤的一种状态它表示信号在信号线上的质量。延迟是指信号在宓牡枷呱弦杂邢薜乃俣却输信号从发送端发出到达接收端其间存在一个传输延迟。信号的延迟会对系统的时序产生影响传输延迟主要取决于导线的长度和导线周围介质的介电常数。在高速数字系统中信号传输线长度是影响时钟脉冲相位差的最直接因素时钟脉冲相位差是指同时产生的两个时钟信号到达接收端的时间不同步。时钟脉冲相位差降低了信号沿到达的可预测性如果时钟脉冲相位差太大会在接收端产生错误的信号如图荆湎弥菔Ψ堆г越来越成为一个值得关注的问题。尤其是串扰和反射常造成数字电路的误动作从信号完整性的定义出发介绍了信号完整性的主要问题提出了解决串扰和反射的方法并在环境下对一种端接技术进行了验证结果表明：合理：藕磐暾晕侍藕磐暾缘亩ㄒ濉延迟山西忻州摘要：当今飞速发展的电子设计领域信号频率的不断提高印制电路板变小布线密度加大都使得信号完整性问题的端接可以改善信号完整性中的反射现象。关键词：澹恍藕磐暾裕环瓷鋓串扰中图分类号：文献标识码：文章编号：——基金项目：忻州师范学院科研基金资助项目瑂瑃瓻．猰．籹籸籧收稿日期：一—．瓹万方数据时延已经成为时钟脉冲周期中的重要部分。反射反射就是子传输线上的回波。当信号延迟时间洞笥谛藕盘涫奔保号线必须当作传输线。当传输线的特性阻抗与负载阻抗不匹配时信号功率缪够虻缌的一部分传输到线上并到达负载处但是有一部分被反射了。若负载阻抗小于原阻抗反射为负；反之反射为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面不连续等因素的变化均会导致此类反射。同步切换噪声当迳系闹诙嗍中藕磐浇星谢皇如氖葑芟摺⒌刂纷芟叩由于电源线和地线上存在阻抗会产生同步切换噪声在地线上还会出现地平面反弹噪声氐。偷氐那慷纫踩【鲇诩成电路的疧特性、宓缭床愫推矫娌愕淖杩挂及高速器件在迳系牟季趾筒枷叻绞健串扰串扰是两条信号线之间的耦合信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流而感性耦合引发耦合电压。串扰噪声源于信号线网之间、信号系统和电源分布系统之间、过孔之间的电磁耦合。串绕有可能引起假时钟间歇性数据错误等对邻近信号的传输质量造成影响。实际上我们并不需要完全消除串绕只要将其控制在系统所能承受的范围之内就达到目的。宀愕牟问⑿藕畔呒渚唷⑶撕徒邮斩说牡气特性、基线端接方式对串扰都有一定的影响。过冲就是第一个峰值或谷值超过设定电压对于上升沿是指最高电压对于下降沿是指最低电压。下冲是指下一个谷值或峰值超过设定电压。过分的过冲能够引起保护二极管工作导致其过早的失效。过分的下冲能够引起假的时钟或数据错误蟛僮。振荡突啡普竦振荡现象是反复出现过冲和下冲。信号的振荡即由线上过渡的电感和电容引起的振荡属于欠阻尼状