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(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN109411354A(43)申请公布日2019.03.01(21)申请号201811409840.8(22)申请日2018.11.23(71)申请人深圳真茂佳半导体有限公司地址518000广东省深圳市西丽街道沙河西路健兴科技大厦A座502-3(72)发明人赵背生(74)专利代理机构深圳市隆天联鼎知识产权代理有限公司44232代理人刘抗美(51)Int.Cl.H01L21/336(2006.01)H01L29/423(2006.01)权利要求书1页说明书4页附图8页(54)发明名称一种半导体器件及其制作方法(57)摘要本公开提供了一种半导体器件及其制作方法。所述半导体器件制作方法包括:在半导体衬底(101)上形成的沟槽(112)的底部和壁形成第一隔离层(116);在隔离层(116)上沉积半导体材料,形成屏蔽栅(SG),通过光刻掩模保留半导体材料形成屏蔽栅(SG)的引出栅(DG);在屏蔽栅(SG)之上形成第二隔离层(145);在第二隔离层(145)上顺序形成控制栅(CG)和源极(S);在形成高频半导体器件的情况下和形成可靠型半导体器件的情况下,分别将将引出栅(DG)与源极(S)接合、和与控制栅(CG)接合。本公开通过采用屏蔽栅双结构,使用在高频应用时通过使屏蔽栅和源极相连实现低栅漏电容;使用在低频应用时通过屏蔽栅和控制栅相连实现大漏极电流和高可靠性。CN109411354ACN109411354A权利要求书1/1页1.一种半导体器件的制作方法,其特征在于,包括:在半导体衬底(101)上形成的沟槽(112)的底部和壁形成第一隔离层(116);在第一隔离层(116)上沉积半导体材料,形成屏蔽栅(SG),通过光刻掩模保留半导体材料形成屏蔽栅(SG)的引出栅(DG);在屏蔽栅(SG)之上形成第二隔离层(145);在第二隔离层(145)上顺序形成控制栅(CG)和源极(S);在形成高频半导体器件的情况下和形成可靠型半导体器件的情况下,分别将引出栅(DG)与源极(S)接合、和与控制栅(CG)接合。2.根据权利要求1所述的方法,其特征在于,在半导体衬底(101)上形成的沟槽(112)的底部和壁形成第一隔离层(116)之前,所述方法还包括:在半导体衬底(101)通过刻蚀形成沟槽(112)。3.根据权利要求1所述的方法,其特征在于,所述在第二隔离层(145)上顺序形成控制栅(CG)和源极(S),包括:在第二隔离层(145)上沉积半导体材料,形成控制栅(CG);在两个相邻沟槽之间通过离子注入,形成P-N结结构(160,170);在控制栅(CG)和P-N结结构(160,170)上方淀积隔离介质并通过光刻,形成从半导体衬底(101)上表面垂直向下延伸的连接区(303);在半导体衬底(101)上表面之上形成源极(S)。4.根据权利要求3所述的方法,其特征在于,在第二隔离层(145)上沉积半导体材料,形成控制栅(CG)之后,所述方法还包括:刻蚀控制栅(CG),使得控制栅(CG)的顶部与沟槽(112)的顶部齐平。5.根据权利要求3所述的方法,其特征在于,所述在连接区(303)之上形成源极(S),包括:在连接区(303)之上填充钨,溅射铝,形成源极(S)。6.根据权利要求1所述的方法,其特征在于,所述第一隔离层是隔离厚氧。7.根据权利要求1所述的方法,其特征在于,所述第一隔离层的厚度是500A-20000A。8.根据权利要求1所述的方法,其特征在于,所述形成屏蔽栅(SG)的半导体材料是多晶硅。9.根据权利要求3所述的方法,其特征在于,所述形成控制栅(CG)的半导体材料是多晶硅。10.一种半导体器件,其特征在于,包括:源极(S)、控制栅(CG)、屏蔽栅(SG)和从屏蔽栅(SG)引出半导体器件表面的引出栅(DG),所述屏蔽栅(SG)与源极(S)和控制栅(CG)分别隔离,所述引出栅(DG)与源极(S)接合,或者与控制栅(CG)接合,以形成高频半导体器件、或可靠型半导体器件。2CN109411354A说明书1/4页一种半导体器件及其制作方法技术领域[0001]本公开涉及半导体领域,特别涉及一种半导体器件及其制作方法。背景技术[0002]目前MOSFET的屏蔽栅沟槽结构只有一种,即屏蔽栅连接源极结构,此结构的优点为栅漏电容小特别适合高频应用。但该结构的最大的缺点为耐大电流冲击能力弱,栅极的可靠性弱,耐雪崩击穿能力弱。其不能适应低频应用的场合,低频应用的场合需要大漏极电流和高可靠性。现有技术缺少一种能够根据应用场合改变结构以适应高频应用或高可靠性应用的半导体器件。发明内容[0003]本公开旨在提供一种能够根据应用场合改变结构以适应高频应用或高可靠性应用的半导体器件及其制作方法,以解决现有技术中半导体