上拉与下拉电阻.doc

1.上拉电阻的目的是为了保证在无信号输入时输入端的电平为高电平。而在信号输入为低电平是输入端的电平应该也为低电平。如果没有上拉电阻，在没有外界输入的情况下输入端是悬空的，它的电平是未知的无法保证的，上拉电阻就是为了保证无信号输入时输入端的电平为高电平，同样还有下拉电阻它是为了保证无信号输入时输入端的电平为低电平。
2.为什么上拉电阻能够保证无信号输入时输入端的电平为高电平呢？一般的IC的输入口属于高阻抗的输入，在无信号输入的情况下，一个正电源串一个电阻（就是你所说的上拉电阻）接到IC口上，因为阻抗高，电阻上是没有电流的，自然电阻上也没有压降，此IC口当然是高电平了，这相当于直接接的上拉端的电源。当有输入为低电平的时候，信号的输入自然会使此IC口变为低电平。
3.哪些情况要接上拉的电阻？
（1）如果电平用OC(集电极开路，TTL)或OD(漏极开路，COMS)输出，那么不用上拉电阻是不能工作的，这个很容易理解，管子没有电源就不能输出高电平了。如下面的图一中，即为集电极开路。右边的那个三极管集电极什么都不接，所以这样的输出时，需要接上拉电阻才能输出高电平。

（2）一般CMOS门电路输出不能给它悬空，都是接上拉电阻设定成高电平。
（3）当TTL电路驱动COMS电路时，如果TTL电路输出的高电平低于COMS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。
一般来说TTL双极性数字集成电路，输入输出都是三极管，因此它的阀值电压是<0.2V为输出低电平；>2V为输出高电平。CMOS的输出0电平（实际电压为0~0.4V），输出1电平（3.5~5V）。
（4）为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻
（5）下拉电阻：和上拉电阻的原理差不多，只是拉到GND去而已。那样电平就会被拉低。下拉电阻一般用于设定低电平或者是阻抗匹配(抗回波干扰)。

4.在COMS芯片上接上拉电阻的原因
（1）为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻产生降低输入阻抗，提供泄荷通路。
（2）提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰
（3）长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。

上拉电阻阻值的选择原则包括:
1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。
2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
3、对于高速电路，过大的上拉电阻可能边沿变平缓。综合考虑
以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
集电极开路的上拉电阻的选择：
OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。
选上拉电阻时：
（1）500uAx8.4K=4.2V即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。
当输出高电平时，忽略管子的漏电流，两输入口需200uA
（2）200uAx15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列
设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理。
5.数字电路中的上拉电阻的作用
（1）接电阻就是为了防止输入端悬空，减弱外部电流对芯片产生的干扰
（2）保护CMOS内的保护二极管,一般电流不大于10mA
（3）上拉和下拉、限流
（4）改变电平的电位，常用在TTL-CMOS匹配
（5）在引脚悬空时有确定的状态
（6）增加高电平输出时的驱动能力。
（7）为OC门提供电流

6.如何提高电路的抗干扰能力
——————上拉电阻
一块电路板，需要在工业或者强干扰场合应用，如何提高抗干扰能力呢？我结合实际经验教训来探讨一下，首先来说一说上拉电阻。
在数字逻辑电路中，我们经常使用上拉或下拉电阻，用多了也比较随意，10K,5.6K,4.7K,1K都能看到。那么到底用多少了？如何量化呢？先来看看我的一个设计教训：
在一块应用板中，应用环境比较恶劣，一开始就考虑了很多措施，大小滤波电容一堆，在PCB走线时很困难，首先当然满足时序要求严格的信号，这样就把异步复位线在后面补线，因为是平时不工作，而且是低电平有效的，就千里走单骑，拉了一条线算是完成任务，上拉电阻延用了以前的设计选用47K，实际调试时问题来了，一开始单步调试表现出来的现象并不是系统被复位，而是某些寄存器经常被清空了，悬啊，原因不明，用尽手段去找原因，偶然发现