门级静态时序分析(Static Timing Analysis)与PrimeTime使用.doc

第六章门级静态时序分析与PrimeTime使用

一、PrimeTime简介
PrimeTime是Synopsys的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字ASICS的时序。PrimeTime工作在设计的门级层次，并且和Synopsys其它工具整合得很紧密。
基本特点和功能：
时序检查方面：
建立和保持时序的检查（Setupandholdchecks）
重新覆盖和去除检查（Recoveryandremovalchecks）
时钟脉冲宽度检查(Clockpulsewidthchecks)
时钟门锁检查(Clock-gatingchecks)
设计检查方面：
没有时钟端的寄存器
没有时序约束的结束点（endpoint）
主从时钟分离（Master-slaveclockseparation）
有多哥时钟的寄存器
对层次敏感的时钟（Level-sensitiveclocking）
组合电路的反馈环（Combinationalfeedbackloops）
设计规则检查，包括最大电容(maximumcapacitance)、最大传输时间(maximumtransition)和最大扇出(maximumfanout)

PrimeTime时序分析流程和方法：
在时序分析之前需要做的步骤：
建立设计环境
建立搜索路径（searchpath）和链接路径（linkpath）
读入设计和库
链接顶层设计
建立运作条件、连线负载模型、端口负载、驱动和传输时间
说明时序声明（约束）
定义时钟周期、波形、不确定性(uncertainty)和滞后时间(latency)
说明输入、输出端口的延时
说明时序例外情况（timingexceptions）
多周期路径（multicyclepaths）
不合法路径(falsepaths)
说明最大和最小延时、路径分割（pathsegmentation）和失效弧（disabledarcs）
进行分析和生成报告
检查时序
生成约束报告
生成路径时序报告
二、静态时序分析中路径延时的计算

静态时序分析工具一般将电路网表看成一个拓扑图，图中的节点(node)代表电路中的引脚(pin)。节点之间的边(edge)表示时序弧(timingarc)，有两种：
#连线延时(netdelay)---驱动引脚(drivepin)和扇出(fanout)之间的连接
#单元延时(celldelay)---输入引脚(inputpin)和输出引脚(outputpin)之间的连接
延时计算就是计算每条时序弧的值，可能是单元延时也可能是连线延时。通过累计这些延时可以计算时序路径(timingdelay)的上升延时(risedelay)或下降延时(falldelay)。

正函数时序弧(positiveunatetimingarc)：
将上升延时和上升延时相加，下降延时和下降延时相加。例如一个AND门单元延时和连线延时。
负函数时序弧(negativeunatetimingarc)：
将新得到的上升延时和原来的下降延时相加，而新得到的下降延时和原来的上升延时相加。例如NAND门。
非函数时序弧(non-unatetimingarc)：
将原来的延时和新得到的最差情况延时(worst-casedelay)相加。非函数时序弧出现在不能从输入量的变化预测输出端逻辑值变化的地方，例如XOR门。

下图展示了一个电路逻辑网络是如何转化成一张时序图的：

非线性延时模型(nonlineardelaymodel)：
非线性模型是供应商以查表(lookuptable)形式在工艺库中提供的延时信息，它和时序分析计算有着紧密的联系。
总的延时包含了单元延时和连线延时：
Dtotal=Dcell+Dc
Dc
连线延时。它有两种计算方法，一是通过operating_conditions中的tree_type属性和wire_load模型；二是在标准延时方程中读入一个SDF文件。

Dcell
门自身的延时，典型地是取从输入引脚电压变化到50%到输出引脚电压变化到50%的之间的时间。
CMOS非线性模型有两种计算Dcell的方法，在一个工艺库中可以混用。一是用插值法在库所提供的单元延时表里查找；二是通过查传输(propagation)表和过渡(transition)表得到传输延时和过渡延时，再计算单元延时：Dcell=Dpropagation+Dtransition。
Dpropagation
典型衡量Dpropagation的方法是从输入引脚电压变化了50%到门输出电压即将开始转变（比方说变化了10%）之间的时间。这样，如果Dtransition值定义为输出电压从10%变化到50%之间的时间的话，它就要被加到Dpropagation上去。这样结果就是输