半导体中的杂质和缺陷能级.ppt

第二章半导体中的杂质和缺陷能级原子并非固定不动，格点原子在平衡位置附近振动；（2）若视晶体中的原子为球体，且最近原子相切：（3）杂质原子进入半导体中的存在方式：2、施主杂质施主能级施主杂质或N型杂质：3、受主杂质受主能级Ec②Ⅲ、Ⅴ族元素的杂质电离能（△EA、△ED）很小，即：受主能级EA距EV
很近、施主能级ED距EC很近，故杂质能级称为浅能级，相应的杂质称为浅
能级杂质。5、杂质的补偿作用通常当温度达到大约100K以上时，施主能级上的ND-NA个电子就全部被激发到导带，这时导带中的电子浓度n0=ND-NA，为n型半导体,Ec半导体器件和集成电路生产中就是利用杂质补偿作用，在n型Si外延层上的特定区域掺入比原先n型外延层浓度更高的受主杂质，通过杂质补偿作用就形成了p型区，而在n型区与p型区的交界处就形成了pn结。如果再次掺入比p型区浓度更高的施主杂质，在二次补偿区域内p型半导体就再次转化为n型，从而形成双极型晶体管的n-p-n结构。143）：（2）深能级杂质主要以替位式存在解释：
中性Au0的一个价电子可以电离释放到导带，形成施主能级ED,其电离能为(Ec-ED)，从而成为带一个正电荷的单重电离施主离化态Au+。这个价电子因受共价键束缚，它的电离能仅略小于禁带宽度Eg，所以施主能级ED很接近Ev。
中性Au0为与周围四个Ge原子形成共价键，还可以依次由价带再接受三个电子，分别形成EA1，EA2，EA3三个受主能级。价带激发一个电子给Au0，使之成为单重电离受主离化态Au-，电离能为EA1-Ev；从价带再激发一个电子给Au-使之成为二重电离受主离化态，所需能量为EA2-Ev；从价带激发第三个电子给使之成为三重电离受主离化态，所需能量为EA3-Ev。
由于电子间存在库仑斥力，EA3>EA2>EA1。（4）复合作用强§2.2Ⅲ-Ⅴ族化合物中的杂质能级杂质原子进入化合物半导体，其存在方式：（3）Ⅳ族元素掺入Ⅲ-Ⅴ族化合物，出现两种情况：（5）Ⅰ族元素在GaAs中引入受主能级。1、点缺陷肖特基缺陷：由于原子挤入间隙位置需要较大的能量，所以常常是表面附近的原子A和B依靠热运动能量运动到外面新的一层格点位置上，而A和B处的空位由晶体内部原子逐次填充，从而在晶体内部形成空位，而表面则产生新原子层，结果是晶体内部产生空位但没有间隙原子，这种缺陷称为肖特基缺陷。化合物半导体GaAs中，如果成份偏离正常化学比，也会出现间隙原子和空位。如果Ga成份偏多会造成Ga间隙原子和As空位；As成份偏多会造成As间隙原子和Ga空位。
化学比偏离还可能形成所谓反结构缺陷，如GaAs晶体中As的成份偏多，不仅形成Ga空位，而且As原子还可占据Ga空位，称为反结构缺陷。
此外高能粒子轰击半导体时，也会使原子脱离正常格点位置，形成间隙原子、空位以及空位聚积成的空位团等。2、线缺陷-位错（一维缺陷）在上述逐级滑移中会因为应力变小而使滑移中途中止，滑移的最前端原子面AEFD左侧原子都完成了一个原子间距的移动，而右侧原子都没有移动，其结果是好像有一个多余的半晶面AEFD插在晶体中。
刃形位错对半导体的影响：螺旋位错在点缺陷群形成之初，它们通常呈无序（或半有序）结构，随着群的演变，受能量方面的影响，有序的结构逐渐形成，这种有序结构通常呈现薄层或片状结构。

当大量的点缺陷（空位或额外原子）集结时，它们会沿着某平面向一个薄层内塌陷。这个薄层（或片）的边缘便形成边界位错线，或称为位错环。位错环通常呈圆形，因为相同面积下，圆形有最短的边长（这样便使总体的位错能量最低）。
应力的产生有多种原因，包括：
（1）由于具体内温度的不均匀而引起晶格不同区域在膨胀上的差异；
（2）晶体中局部区域的替代杂质的引入，这使晶体中掺杂和未掺杂区域之间产生应力（例如，如果杂质原子比硅原子小，象硼或磷，它们存在的区域便会受到压缩，如果杂质原子比硅原子大，又会使它们存在的区域膨胀）；
（3）在一些沉积过程中引起的体内不协调而引发压应力；
（4）晶体表面层的热膨胀系数诱发应力（例如VLSI硅片的局部氧化LOCOS）在隔离结构形成的过程中引发应力。1）从能量的角度考虑，晶格的变型产生的位错会形成一个易于为杂质原子占据的晶格点。扩散的杂质原子容易被这种位错的晶格点吸收，因为这会使晶格在这点的变形变小，从而使晶格具有较低的自由能。
2）如果杂质原子比硅原子大，其占据的点的周围区域便存在压应力。反之，则存在张应力。
3）若杂质已经完全占据了位错处的晶格点，这个位错被认为已经被施杂了。
4）纯净的位错就意味着没有施杂杂质占据位错处的晶格点。半导体中还存在因原子排列次序的错乱而形成的一种面缺陷，称为层错。插入一个面产生的层错称为外来层错，移出一个面产生的称为内在层错。
外来层错的形成方式为过剩原子的局部积累和凝结，和