一种选择门优化的AES加解密方法及装置.pdf
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一种选择门优化的AES加解密方法及装置.pdf
本发明提供了一种选择门优化的AES加解密方法及装置,该方法包括:控制选择将轮运算结果或者待加/解密数据输出至寄存器;对寄存器中的数据进行Nr轮加/解密轮运算,Nr由密钥长度确定;通过加/解密控制信号控制选择输出加密轮运算结果或者解密轮运算结果至寄存器。借此,本发明能够降低芯片面积及功耗,同时减少关键路径上选择门的使用,缩短了关键路径,提高了AES模块的运行速度。
一种实现AES加解密的方法及装置.pdf
本发明提供了一种通过合并S盒和列混合的AES加解密装置,包括求逆及列混合复用单元、第一轮密钥加模块、第二轮密钥加模块、解密仿射变换模块、第一选择器、第二选择器以及寄存器,求逆及列混合复用单元包括求逆元模块、加密仿射变换模块、加密列混合模块以及解密列混合模块,第一轮密钥加模块与加密列混合模块以及第一选择器连接;第二轮密钥加模块与解密列混合模块连接;解密仿射变换模块与第二轮密钥加模块以及第一选择器连接;第二选择器与第一选择器以及寄存器连接。借此,本发明能够减少硬件资源的开销,同时缩短了关键路径,减少了芯片面积
一种实现AES加解密的装置和方法.pdf
本发明提供了一种实现AES加解密的装置和方法,所述方法包括:接收待加密或待解密数据,将待加密或待解密数据复制到状态矩阵当中;将状态矩阵与初始密钥相加;将与初始密钥相加后的状态矩阵经过Nr-l个轮变换;对经过Nr-l个轮变换后的状态矩阵进行一个不完全的轮变换,从而完成加密或解密处理;其中,Nr为加密及解密时所需的轮数。本发明提供了一种既可以实现AES加密,又可以实现AES解密的装置和方法,同时又可以大大降低电路的规模。
一种实现AES加解密的方法及装置.pdf
本发明提供了一种实现AES加解密的方法及装置,该方法包括:将待加/解密数据加载至寄存器;将待加/解密数据输出至S盒复用单元进行Nr轮运算,Nr由密钥长度确定;S盒复用单元根据加/解密控制信号对寄存器发来的数据进行加/解密S盒运算操作;对S盒复用单元的输出数据进行加/解密的列混合运算、轮密钥加运算操作,并将运算结果缓存至寄存器;在第Nr轮运算时,将S盒复用单元的输出进行轮密钥加运算操作后输出结果完成加/解密。借此,本发明能够通过使用相同的寄存器缓存加密和解密轮运算的结果,并使用相同的逻辑实现S盒和逆S盒的运
一种AES加解密电路仿真分析方法及装置.pdf
本发明实施例公开了一种AES加解密电路仿真分析方法及装置,用于解决现有的技术一般加上了数据冗余处理或者纠错码或者使用低轮AES加解密,数据冗余处理和纠错码一般用在高速的AES电路中,增加了模块,增加了不可确定性和复杂度,对于一些对速度要求没有那么高而对功耗面积比较敏感的设计来说不太适用的技术问题。