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数字IC后端流程资料.ppt

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CMOS集成电路版图数字IC后端流程基于ICC的数字IC后端设计流程基于ICC的数字IC后端设计流程DataSetupDataSetupDataSetupDataSetupDataSetupDataSetupDataSetupDataSetup1.SpecifytheLogicalLibraries2.Define‘logic0’and‘logic1’3.Createa“Container”:TheDesignLibrary4.SpecifyTLU+ParasiticRCModelFilesTimingisBasedonCellandNetDelays5.CreateDesignCEL6.VerifyLogicalLibrariesAreLoaded7.DefineLogicalPower/GroundConnections8.ApplyandCheckTimingConstraints9.RemoveUnwanted“IdealNet/Networks”10.SavetheDesign数字IC后端流程DesignPlanningICCTerminologyCreatePhysical-onlyPadCellsSpecifyPadCellLocationsInitializetheFloorplanCoreAreaParametersFloorplanAfterInitializationInsertPadFillerCellsConstrainingMacros：ManuallyMacroConstraints:AnchorBoundOptionMacroConstraints:SideChannelOption电源规划电源网络设计PowerplanWriteOutFloorplanandDEFFiles数字IC后端流程PlacementPlacement数字IC后端流程芯片中的时钟网络要驱动电路中所有的时序单元，所以时钟负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。 时钟网络及其上的缓冲器构成了时钟树。 CTS的目的是为了减小时钟偏差（clockskew） 时钟信号定义 SDC CTS策略 时钟树分析StartingPointbeforeCTSClockTreeSynthesis(CTS)CTS数字IC后端流程布线是继布局和时钟树综合之后的重要物理实施任务，其内容是将分布在芯片核内的模块、标准单元和输入输出接口单元（I/Opad）按逻辑关系进行互连，其要求是100%地完成他们之间的所有逻辑信号的互连，并为满足各种约束条件进行优化。进行消除布线拥塞（congestion）、优化时序、减小耦合效应（coupling）、消除串扰（crosstalk）、降低功耗、保证信号完整性（signalintegrity）、预防DFM问题和提高良品率等布线的优化工作是衡量布线质量的重要指标。