基于动态可重构的自恢复容错AES结构及其加密方法.pdf

(19)中华人民共和国国家知识产权局*CN103297223A*(12)发明专利申请(10)申请公布号(10)申请公布号CNCN103297223103297223A(43)申请公布日2013.09.11(21)申请号201310163791.5(22)申请日2013.05.07(71)申请人北京航空航天大学地址100191北京市海淀区学院路37号(72)发明人李洪革沈慧曹魏栋(74)专利代理机构北京永创新实专利事务所11121代理人周长琪(51)Int.Cl.H04L9/06(2006.01)权权利要求书2页利要求书2页说明书8页说明书8页附图5页附图5页(54)发明名称基于动态可重构的自恢复容错AES结构及其加密方法(57)摘要本发明提出一种基于动态可重构的自恢复容错AES结构及其加密方法，属于信息安全技术领域。所述自恢复容错AES结构具有时钟模块、控制模块、可重构阵列模块、密钥扩展模块和输入输出接口模块，可重构阵列模块为2D-TORUS网络结构的M×N互连开关连接的M×N可重构处理单元阵列；本加密方法在K-1轮运算中顺序进行求异或、字节变换、行变换和列混合，最后一轮省略列混合运算，最后进行一次求异或运算。本发明将运算功能细分到单独的可重构运算单元中，加入相同的单元做冗余部分，构成可重构的自恢复容错AES结构，能够实现AES算法的自恢复功能。CN103297223ACN103297ACN103297223A权利要求书1/2页1.一种基于动态可重构的自恢复容错AES结构，包括如下模块：时钟模块、控制模块、可重构阵列模块、密钥扩展模块以及输入输出接口模块；时钟模块接收外部输入的时钟，输出AES结构工作需要的时钟信号给控制模块，驱动电路工作；其特征在于：输入输出接口模块将需要加密的数据输入可重构阵列模块，将作为密钥的数据输入密钥扩展模块；密钥扩展模块对接收到的数据进行密钥扩展处理，并将处理生成的数据传输到可重构阵列模块；控制模块生成自测试数据，接收判断错误信号，执行AES加密运算处理的控制流程，发送对可重构阵列模块、密钥扩展模块和输入输出接口模块工作的控制信号，并接收可重构阵列模块、密钥扩展模块和输入输出接口模块的工作反馈信号；可重构阵列模块对从输入输出接口模块输入进来的数据结合密钥扩展模块输入的密钥进行AES加密运算处理，并将生成的密文数据通过输入输出接口模块输出；可重构阵列模块包括M行×N列的可重构处理单元和M行×N列的互连开关，M行×N列的互连开关为2D-TORUS网络结构，每行的可重构处理单元与相邻的互连开关相连，在相邻行的可重构处理单元之间由互连开关直接相连，M为大于4的整数，N为大于等于4的整数。2.根据权利要求1所述的自恢复容错AES结构，其特征在于，所述的时钟模块，将外部50MHz晶振产生的时钟输入进行倍频，得到AES结构工作需要的时钟信号。3.根据权利要求1所述的自恢复容错AES结构，其特征在于，所述的可重构阵列模块选用6行×4列的可重构处理单元结构。4.根据权利要求1所述的自恢复容错AES结构，其特征在于，所述的可重构处理单元包含五个输入端口、四个输出端口、一个列混合运算单元、四个选择器、两个异或运算单元和一个字节变换运算单元；第一输入端口为明文数据输入端口，将明文数据输入第一选择器；第二输入端口为密钥输入端口，将密钥输入两个异或运算单元；第三输入端口为左开关输入端口，与可重构处理单元左边相邻的互连开关连接，第三输入端口输入的数据输入第三选择器和第四选择器；第四输入端口为右开关输入端口，与可重构处理单元右边相邻的互连开关连接，第四输入端口输入的数据输入第二选择器和第三选择器；第五输入端口为列混合输入端口，与同列M个可重构处理单元的列混合输出端口连接，第五输入端口输入的数据输入列混合运算单元；列混合运算单元将列混合运算后的数据输入第一选择器，第一选择器的输出端连接第一异或运算单元，第一异或运算单元将输入的密钥数据和第一选择器输入的数据进行异或运算处理，输出处理后的数据给字节变换运算单元，经字节变换运算单元处理后的数据输入第二选择器、第三选择器和第四选择器；第二选择器的输出端连接第二输出端口，第二输出端口为左开关输出端口，与可重构处理单元左边相邻的互连开关连接；第三选择器的输出端连接第四输出端口和第二异或运算单元，第四输出端口为列混合输出端口，第二异或运算单元将第三选择器输出的数据与第二输入端口输入的密钥数据作异或运算，输出加密数据到第一输出端口；第四选择器的输出端连接第三输出端口，第三输出端口为右开关输出端口，与可重构处理单元右边相邻的互连开关连接。5.根据权利要求4所述的自恢复容错AES结构，其特征在于，所述的可重构处理单元还包括寄存器，在列混合运算单元前设置有一个寄存器，在字节变换运算单元连接第二选择器、第