集成电路的版图设计.docx

MOS集成电路的版图设计

根据用途要求确定系统总体方案——〉工艺设计（根据电路特点选择适当的工艺，再按电路中各器件的参数要求，确定满足这些参数的工艺参数、工艺流程和工艺条件）——〉电路设计(根据电路的指标和工作条件，确定电路结构与类型，依据给定的工艺模型，进行计算与模拟仿真，决定电路中各器件的参数（包括电参数、几何参数等）——〉版图设计（按电路设计和确定的工艺流程，把电路中有源器件、阻容元件及互连以一定的规则布置在硅片上，绘制出相互套合的版图，以供制作各次光刻掩模版用）——〉将GDSII或CIF数据包发给Foundry，生成PG带，制作掩模版——〉工艺流片——〉中测，划片封装，终测

5.1MOS集成电路的寄生效应
寄生电阻
MOSIC尤其是Si栅MOS电路中，常用的布线一般有金属、重掺杂多晶硅（Poly-Si）、扩散层和难熔金属（W、Ti等）硅化物几种。由于其特性、电导率的差异，用途也有所不同。随着器件电路尺寸按比例不断缩小，由互连系统产生的延迟已不容忽略，并成为制约IC速度提高的主要因素之一。

1、互连延迟
长互连情况下，寄生分布阻容网络可等效如图5-1所示。其中：r，c——单位长度的电阻、电容（W/m、F/m）L——连线总长度

图5-1寄生分布阻容网络等效电路
若令：d——连线厚度；W——连线宽度；r——电阻率——连线间介质厚度；r扩散层=1/(Nmq)
则：（5-1）
节点i的电位Vi响应与时间t的关系：（5-2）
当DL®0，有：（5-3）
近似处理，求解得：（5-4）
若，则有：（5-5）
注意：此时，若按集总模型处理：即将整个长连线等效为一总的R总、C总，则：
（5-6）

图5-2集总模型等效电路

可见，与分布网络分析情况差1/2的关系，而与实际测试相比，分布模型更为接近。因此，在分析长互连延迟时应采用分布RC模型。

例5-1：已知：采用1mm工艺，n+重掺杂多晶硅互连方块电阻Rð=15W/ð，多晶硅与衬底间介质（SiO2）的厚度tox=6000Å。求：互连长度为1mm时所产生的延迟。
解：采用分布RC模型，得：

补充材料：

图5-3由边际电场效应产生的寄生电容
以上分析互连系统的电容时，仅考虑到互连与衬底间的电容，但实际上还有边际电场形成的电容Cff（FringingField）。随着尺寸的不断缩小，Cff往往可与面积电容相比拟，不可忽略不计。

对于1mmCMOS工艺，单位面积Cff如下表所示。表5-1不同连线层与衬底间的Cff

由此，可见上例中单位面积的边际电场效应电容为：
Cff=0.043´2=0.086fF/mm2
而单位面积的平板电容：
C平板=eox/tox=0.058fF/mm2
Cff与C平板已在同一量级，不能忽略，需重新计算：

2、导电层的选择
选用导电层时应注意：
（1）VDD、VSS尽可能选用金属导电层，并适当增加连线宽度，只有在连线交叉“过桥”时，才考虑其它导电层。

（2）多晶硅不宜用作长连线，一般也不用于VDD、VSS电源布线。

（3）通常应使晶体管等效电阻远大于连线电阻，以避免出现电压的“分压”现象，影响电路正常工作。

（4）在信号高速传送和信号需在高阻连线上通过时，尤其要注意寄生电容的影响。扩散层与衬底间电容较大，很难驱动；在某些线路结构中还易引起电荷分享问题，因此，应使扩散连线尽可能短。

寄生电容

MOS电路中，除了由互连系统造成的分布电容之外，还存在许多由于MOSFET结构特点所决定的寄生电容。其中：
CMOS——单位面积栅电容=COX，是节点电容的主要组成部分
5mm工艺，TOX=1000Å，COX»0.345fF/mm2
1mm工艺，TOX=200Å，COX»1.725fF/mm2
CMNT——Al-栅氧-n+区之间的电容（»CMOS）

CM——Al-场氧-衬底间的电容（»CMOS/10）
CMN——Al-场氧-n+区之间的电容（»2~3CM）
Cpn——D、S与衬底之间的pn结电容（Nsub­，Cpn­）
CGD对器件工作速度影响较大，可等效为输入端的一个密勒电容：
Cm=(1+KV)CGD，KV为电压放大系数。

寄生沟道

图5-4寄生沟道形成示意图
由图5-4可见，当互连跨过场氧区时，如果互连电位足够高，可能使场区表面反型，形成寄生沟道，使本不应连通的有源区导通，造成工作电流泄漏，使器件电路性能变差，乃至失效。
预防措施：
（1）增厚场氧厚度t’OX，使V’TF­，但需要增加场氧时间，对前部工序有影响，并将造成台阶陡峭，不利于布线。
（2）对场区进行同型注入，提高衬底浓度，使V’TF­。但注意注入剂量不宜过高，以防止某些寄生电容增大，以及击穿电压的下降。
（3）版图设计时，尽量把可能产生寄生MOS管的扩散区间距拉大，以使W