触发器集成电路设计Cadence软件模拟仿真.docx

专业综合技能训练报告
——JK触发器的设计

实验目的：
1、熟悉UNIX的概念与基本操作;
2、掌握Cadence软件的基本操作;
3、了解Schematic设计环境
4、掌握原理图的设计方法
5、熟悉前仿真参数设置和仿真步骤
6、学会验证仿真结果
二、实验原理
1、JK触发器的构造及功能：
触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。本次是用MOS器件设计一个JK触发器，通过JK触发器的功能设计电路图，再转换为MOS器件的电路。触发器是一个具有记忆功能的二进制信息存储器件，是构成多种时序电路的最基本逻辑单元。触发器具有两个稳定状态，即"0"和"1"，在一定的外界信号作用下，可以从一个稳定状态翻转到另一个稳定状态。
由于采用的电路结构形式不同，触发信号的触发方式也不一样。根据触发方式触发器可分为电平触发、脉冲触发和边沿触发。电平触发方式结构简单、触发速度快。在时钟信号有效电平期间（CLK=1或CLK=0），触发器总是处于可翻转状态，输入信号的变化都会引起触发器状态的变化。在时钟信号无效电平期间，触发器状态保持不变。
因此，在时钟信号有效电平宽度较宽时，触发器会连续不停地翻转。如果要求每来一个CLK脉冲触发器仅翻转一次的话，则对时钟脉的有效电平的宽度要求极为苛刻，所以实际中应用并不广泛。
边沿触发方式的特点是：触发器只在时钟跳转时刻发生翻转，而在C=1或C=0期间，输入端的任何变化都不影响输出。
主从型JK触发器:由主从型JK触发器转换的各种功能的触发器都属于主从触发方式。这种触发方式的工作特点是：克服了在CLK有效电平期间多次翻转现象，具有一次翻转特性。就是说，在CLK有效电平期间，主触发器接受了输入信号发生一次翻转后，主触发器状态就一直保持不变，也不再随输入信号J.K的变化而变化。一次翻转特性有利有弊：利在于克服了空翻现象；弊是带来了抗干扰能力差的问题。
本次设计研究的是下降沿跳变主从JK触发器。

主从ＪＫ触发器的原理图如图１所示：

若J=1、K=0则CLK=1时主触发器置1（原来是0置成1，原来是1则保持1），待CLK=0后从触发器亦随之置1，即Q*=1。
若J=0=１则CLK=1时主触发器置0原来是0则置成1，待CLK=0以后从触发器亦随之置0，即Q*=0。
若Ｊ=Ｋ=0，则由于门Ｇ7、Ｇ8被封锁，触发器保持原来状态不变，即Q*=Q。
若Ｊ=Ｋ=1，需要分两种情况考虑。第一种情况是Q=0。这时门Ｇ8被Ｑ端的低电平封锁，CLK=1时仅Ｇ7输出低电平信号，故主触发器置1，CLK=0后从触发器亦随之置1，即Q*=1；第二种情况是Q=1。这时门Ｇ7被Ｑ＇端的低电平封锁，CLK=1时仅Ｇ8输出低电平信号，故主触发器置０，CLK=０后从触发器亦随之置０，即Q*=０。

2、电路设计思路：
由原理图可知主从JK触发器是由八个与非门和一个反相器构成。所以现在设计与非门的原理图。
根据MOS管的特点设计的与非门的原理图如图2所示：
反相器的设计和与非门的一样，反相器的原理图如图3所示：

当输入电压Vi=0时，Tp导通，Tn截止。导通后的PMOS管的电阻很小，所以输出电压Vo就近似等于Vdd，也就是输出高电平。当输入电压为高电平时，Tn导通，Tp截止。截止时的PMOS管的电阻非常大。所以输出电压接近于0，也就是输出低电平。

原理图绘制：
本次设计采用0.18nm工艺库，根据原理图和与非门、反相器的构成调用元件,器件参数：PMOS珊宽800nm，珊长：180nm；NMOS珊宽：400nm，珊长：180nm。
最终由原理图调用元件，连线，就根据原理图来画出用MOS器件组成的JK触发器了。绘制成功的JK触发器的原理图如图4所示：
图4绘制成功的JK触发器的原理图

图中输入端口由上至下依次为J、K、clk，输出端口为Q、Q-。由八个与非门和一个反相器构成。

前仿真
功能仿真结果如图5：
图5JK触发器前仿真结果（七种组合）

由图可知：以上仿真图中出现了七种组合情况，其仿真结果与JK触发器真值表功能完全一致，但缺少0000这一种情况,于是对J、K输入信号的脉冲周期进行重新设定，进行仿真，得到另一组仿真图，由图6可知，0000这一结果也得到验证。
附真值表

图6JK触发器前仿真结果（0000组合）

上图6为J、K、Q、Q*分别为0000这一状态的验证。真值表出现的八种情况均已得到验证，其结果与其完全吻合，波形也非常漂亮。

2、最高工作频率
通过逐渐增高时钟和输入信号的频率，当其输出结果波形发生变形，与真值表不符时，就是失真频率，从而来验证电路能正常工作的最高频率。
我们首先设定脉冲周期为400ps，即工作频率f=2.5GHZ时，仿真截图7如下：
图7工作频率为2.