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同步数字复接的设计及其FPGA实现
[日期：2005-8-2]来源：电子技术应用作者：王志周剑扬陈辉煌[字体：大中小]摘要：在简要介绍同步数字复接基本原理的基础上，采用VHDL语言对同步数字复接各组成模块进行了设计，并在ISE集成环境下进行了设计描述、综合、布局布线及时序仿真，取得了正确的设计结果，同时利用中小容量的FPGA实现了同步数字复接功能。
关键词：同步数字复接/分接FPGA位同步帧同步检测
基群速率数字信号的合成设备和分接设备是曜网络中使用较多的关键设备，在数字程控交换机的用户模块、小灵通基站控制器和集团电话中都需要使用这种同步数字复接设备。近年来，随着需要自建内部通信系统的公司和企业不断增多，同步数字复接设备的使用需求也在增加。FPGA（现场可编程门阵列）器件的高性能简化了数字通信系统的设计与实现。本文基于FPGA的技术特点，结果数字复接技术的基本原理，实现了基群速率（2048kbps）数字信号的数字分接与复接。
1同步数字复接的基本原理
在数字通信网络中，为了扩大传输容量和传输效率，常常需要把若干个低速数字信号合并成为一个高速数字信号，然后通过高速信道传输；而在接收端又按照需要分解成低速数字信号。数字复接技术就是实现这种数字信号合并（复接）和分解（分接）的专门技术[1]。1.1系统划分
同步数字复接终端包括同步数字复接器(SynchronousDigitalMultiplexer)和同频数字分接器(SynchronousDigitalDemultiplexer)两部分，如图1所示。数字复接器把两个或两个以上的支路数字信号按时分复用方式合并成单一的合数数字信号；数字分接器把单一的合数数字信号分解为原来的各支路数字信号。通常总是把数字复接器和数字分接器装在一起做成一个设备，称为复接分接器（Muldex），一般简称数字复接设备[2]。
同步数字复接器由定时和复接单元组成；定时单元给字分接器则由同步、定时和分接单元组成。定时单元给设备提供各种定时信号，复接器的主时钟可由内部产生，也可由外部提供，而分接器主时钟则从接收信号中提取，并通过同步电路的高速整控制，使得分接器基准时序信号与复接器基准时序信号保持正确的相位关系，即收发同步。同步的建立由同步单元实现[1]。
1.2位同步[3]
在数字通信中，位同步是最基本的同步。位同步的基本含义就是收端和发端时钟信号必须同频同相，这样接收端才能正确接收和判决发送端送来的每一个码元。为了达到收发端时钟同频同相，接收端需要从收到的码流中提取发送端的时钟信号来控制收端时钟，从而做到位同步。实现位同步的方法分为插入导频法和直接法两类。而直接法按照提取同步信号的方式，大致又可分为滤波法和锁相法。锁相法的原理是：在接收端用鉴相器比较接收码元和本地产生的位同步信号的相位，如果两者不一致，则用鉴相器输出误差信号去控制本地同步信号的相位，直至本地的位同步信号的相位与接收信号的相位一致为止。
1.3帧同步
在复接分接器中，如果只是循环交织地复接各支路数字信号，那么一旦合并成为一个合路数字信号后就难以正确地实施分接。为了保证接收端分路系统能和发送端一致，在保持位同步的基础上还必须要有一个帧同步系统，以实现发送端与接收端的帧同步[2]。实现帧同步的基本方法是在发送端预先规定的时隙（即帧同步码时隙）插入一组特殊码型的帧同步码组；在接收端由帧同步检测电路检测该码组以保证收发帧同步[2]。
帧同步检测状态有失步态、同步校核态、同步态和同步保护态四种状态。
2基于FPGA的同步数字复接的设计与实现
FPGA/CPLD即继承了ASIC的大规模、高集成度、高可靠性的优点，又克服了普通ASIC设计的设计周期长、投资大、灵活性差的缺点，逐步成为复杂数字电路设计的理想首选[4]。
ISE是XILINX公司提供的一个开发FPGA/CPLD的集成环境，其集成的工具可以完成从设计输入、功能仿真、综合优化、综合后仿真、布局布线、时序仿真到配置芯片等整个FPGA。CPLD开发过程。
本设计采用ISE集成环境进行开发，使用SPARTAN-3系列FPGA器件实现设计。2.1按骊字复接系统的设计
数字信号复接主要有两种方式[1]：一种是“逐位复接”，另一种是“按码字复接”。其中按码复接方式保留了码字结构，有利于多种合成处理和交换。本设计要实现32路信号的复接，信息位采取各支路彼此循环且每次插入一个8位信息位到合路数字信号中的码字复接形式，帧同步码采用CCITT推荐的10011011。
2.1.1复接器和分接器的设计
复接器应完成两个功能。一是循环接收32个64kbps的支路信号，每个支路每次送入8位信息位（其中第一支路送入固定的帧同步码10011011），形成合路数字；二是将合路数据以2048kbps的速率发送出去，形成合路信号——基群速率