AD9854中文数据手册.docx

DDS模块设计
DDS模块的设计是本系统的重点，也是本章阐述的重点。DDS模块主要是围绕芯片AD9852进行设计的，设计要求既要满足性能指标，还要求优化电路，减小电路面积，否则13路DDS共同存在会使系统体积显得较大。下面先介绍AD9852的基本特性。
4.2.1AD9852介绍
图4-2AD9852功能结构框图
chart4-2AD9852functionandstructure
如图4-2所示，AD9852内部包括一个具有48位相位累加器、一个可编程时钟倍频器、一个反sinc滤波器、两个12位300MHzDAC，一个高速模拟比较器以及接口逻辑电路。其主要性能特点如下：
高达300MHz的系统时钟；
能输出一般调制信号，FSK，BPSK，PSK，CHIRP，AM等；
100MHz时具有80dB的信噪比；
内部有4*到20*的可编程时钟倍频器；
两个48位频率控制字寄存器，能够实现很高的频率分辨率。
两个14位相位偏置寄存器，提供初始相位设置。
带有100MHz的8位并行数据传输口或10MHz的串行数据传输口。
AD9852的芯片封装图如下：

图4-3AD9852芯片封装图
chart4-3AD9852chipencapsulation
AD9852有40个程序寄存器，对AD9852的控制就是对这些程序寄存器写数据实现的。
表4-1AD9852并行接口寄存器功能
Table4-1AD9852parallelinterfaceregistersfunction
并行地址寄存器功能默认值0x00
0x01相位寄存器#1<13:8>(15,14位无效)
相位寄存器#1<7:0>0x00
0x000x02
0x03相位寄存器#2<13:8>(15,14位无效)
相位寄存器#2<7:0>0x00
0x000x04
0x05
0x06
0x07
0x08
0x09频率转换字#1<47:40>
频率转换字#1<39:32>
频率转换字#1<31:24>
频率转换字#1<23:16>
频率转换字#1<15:8>
频率转换字#1<7:0>0x00
0x00
0x00
0x00
0x00
0x000x0A
0x0B
0x0C
0x0D
0x0E
0x0F频率转换字#1<47:40>
频率转换字#1<39:32>
频率转换字#1<31:24>
频率转换字#1<23:16>
频率转换字#1<15:8>
频率转换字#1<7:0>0x00
0x00
0x00
0x00
0x00
0x000x10
0x11
0x12
0x13
0x14
0x15三角频率字<47:40>
三角频率字<39:32>
三角频率字<31:24>
三角频率字<23:16>
三角频率字<15:8>
三角频率字<7:0>0x00
0x00
0x00
0x00
0x00
0x000x16
0x17
0x18
0x19更新时钟计数器<31:24>
更新时钟计数器<23:16>
更新时钟计数器<15:8>
更新时钟计数器<7:0>0x00
0x00
0x00
0x400x1A
0x1B
0x1C边沿速率计数器<19:16>(23,22,21,20不起作用)
边沿速率计数器<15:8>
边沿速率计数器<7:0>0x00
0x00
0x000x1D
0x1E
0x1F
0x20节电控制
时钟倍频控制器
DDS模式控制与累加器清零控制
传输模式，和OSK控制0x00
0x64
0x20
0x200x21
0x22输出幅度乘法器I<11:8>(15,14,13,12不起作用)
输出幅度乘法器I<7:0>0x00
0x000x23
0x24输出幅度乘法器Q<11:8>(15,14,13,12不起作用)
输出幅度乘法器Q<7:0>0x00
0x000x25输出边沿变化率控制器<7:0>0x800x26
0x27QDAC,Q通道D/A输入<11:8>
QDAC，Q通道D/A输入<7:0>0x00
0x00表4-2AD9852控制寄存器功能
Table5-2AD9852controlregistersfunction
地址７６５４３２１０默认值0x1DNNN比较器0控制DACI通道DAC数字部分0x000x1ENPLL范围PLL低通倍频
４位倍频３位倍频２位倍频
１位倍频０位0x640x1FACC1清零ACC２清零TriangleN模式位2模式位2模式位2内部更新0x010x20N开输出滤波OSK使能
OSK模式NN串行地位字节优先SDO有效0x20通过并行总线将数据写入程序寄存器时，实际上只是暂存在I/O缓冲区中，只有提供更新信号，这些数据才会更新到程序寄存器。AD9852提供两种更新方式，内部更新和外部更新。内部更新通过更新时钟计数器完成，当计数器计自减为零后会产生一个内部更新信号；外部更新需要在外部