基于FPGA的8位移位相加型硬件乘法器的设计.docx

基于FPGA的8位移位相加型硬件乘法器的设计
随着数字信号处理技术的发展和应用日益广泛，硬件实现的数字乘法器成为不可或缺的模块。其中，基于FPGA的硬件乘法器具有灵活性高、运算速度快、消耗功率低等优点，已成为当今数字信号处理领域的一种重要设计方式。本文将介绍基于FPGA的8位移位相加型硬件乘法器的设计方法和实现过程，旨在探讨数字乘法器的设计理念和实际应用。
一、硬件乘法器的工作原理
乘法器是指可以完成数的乘法运算的数电电路，其输入为两个乘数（被乘数multiplier和乘数multiplicand），输出为它们的积。硬件乘法器的实现基础是乘法的基本原理：将一个被乘数乘以一个乘数，将乘数看做一个权值为1的位进制数，将被乘数看做一个含有若干个位的数，从低位起一位一位地和乘数逐位相乘，并将它们的积相加，即是最终的乘积。硬件乘法器的设计实现过程就是将这个乘法运算的基本原理在数电电路中实现。
二、基于FPGA的8位移位相加型硬件乘法器的设计
1、设计思路
本文设计的基于FPGA的8位移位相加型硬件乘法器，其基本思路是通过多级移位加法器的累加来实现乘法运算。具体过程为：将乘数逐位左移，并将其与被乘数的每一位相乘，然后将结果累加，得到最终的乘积。本设计采用的是Booth算法，其优点在于减少了加法器的个数，降低了乘法器的硬件复杂度和功耗，提高了乘法器的运算速度。
2、设计流程
2.1、Booth算法的实现
Booth算法是由AndrewBooth于1950年首次提出的一种用于有符号整数乘法的算法。其核心思想是利用二进制的位级别计算，将乘数转换为加减形式，在乘和加的同时完成运算，从而减少了需要的加法器个数。对于n位二进制数与m位二进制数（其中n≥m），其运算步骤如下：
（1）如果乘数的最低位为0，则将被乘数右移一位，并将乘数除以2；
（2）如果乘数的最低两位是01，则将被乘数加上乘数右移一位的结果，然后将被乘数右移一位并将乘数除以2；
（3）如果乘数的最低两位是10，则将被乘数减去乘数右移一位的结果，然后将被乘数右移一位并将乘数除以2；
（4）重复（1）至（3），直到计算完成。
Booth算法的实现可以采用移位器和加法器实现，具体的过程可以参考下图所示：
2.2、基于Booth算法的硬件乘法器实现
本设计采用的是基于Booth算法、通过多级移位加法器的累加来实现的8位移位相加型硬件乘法器。其实现过程如下：
（1）对于两个8位的二进制数（其中A为被乘数，B为乘数），采用Booth算法将乘数转换为加减形式；
（2）利用移位器将A逐位左移，并将A与B的当前位数相乘得到积；
（3）将所得的积累加，并将结果输出。
基于上述过程，得到的基于FPGA的8位移位相加型硬件乘法器原理图如下图所示：
其中，verilog代码的实现如下：
modulebooth(a,b,out);//数码管显示用输出信号
input[7:0]a,b;//8位被乘数A和乘数B
output[15:0]out;//16位输出
wire[8:0]ab;
wire[9:0]sum;
assignab[0]=a[0];
assignab[8:1]=a[7:0];
assignsum[0]={9{b[0]}};
assignsum[1:8]=b;
assignsum[9]='d0;
wirec=0;
wires,l;
genvari;//生成循环变量
generate
for(i=0;i<8;i=i+1)begin:shifting
assigns=(ab[i:i+1]==2'b01||ab[i:i+1]==2'b10);
assignl=(ab[i]==1);
always@(ab[i]orab[i+1]orc)begin:shift
if(s)begin
if(l)begin
ab[i:i+1]<=ab[i:i+1]+{2{sum[9]}}-sum[i:i+1]-c;
end
else
begin
ab[i:i+1]<=ab[i:i+1]+sum[i:i+1]-c;
end
end
else
begin
ab[i:i+1]<=ab[i:i+1];
end
if(i==7)
begin
if(c==0)
begin
out<={c,ab[8:1]};
end
else
begin
out<={c,{~ab[8:1]+1}};
end
end
c<=ab[i+1];
end
end
endgenerate
endmodule
3、仿真结果
本设计的仿真结果如下，其中，输入的被乘数A为00111010（58），乘数B为00010111（23），所得结果为00001011101010（1334）。
三、结论
本文以基于FPGA的8位移位相加型硬件乘法器为研究对象，采用了Booth算法和多级移位加法