Verilog数字钟课程设计.doc

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2020年4月19日

Verilog数字钟课程设计

文档仅供参考

课程设计报告

课程设计题目：数字钟系统设计

学号：0327
学生姓名：刘新强
专业：通信工程
班级：1421302
指导教师：钟凯

1月4日
摘要
FPGA（FieldProgrammableGateArray，现场可编程门阵列)，一种可编程逻辑器件，是当前数字系统设计的主要硬件基础。可编程逻辑器件的设计过程是利用EDA开发软件和编程和编程工具对器件进行开发的过程。
经过modelsim软件下采用verilog语言实现数字钟系统设计，实现了以下几个方面的功能：
数字钟基本计时功能
数字钟校时功能
数字钟系统报时功能

关键词：FPGA；VHDL；数字钟

目录
一、FPGA与VHDL简介 1
1、FPGA与简介
2、VHDL简介
二、课程设计的目的与要求 2
1、教学目的
2、教学要求
3、数字钟系统设计要求
三、设计方案 2
1、系统框图
2、模块说明
四、仿真与实现 3
1、数字钟基本计时功能实现
2、数字钟校时功能实现
3、数字钟系统报时功能实现
五、实验心得 4
六、参考文献 4
七、代码 5

一、FPGA与VHDL简介
1、FPGA简介
以硬件描述语言（Verilog或VHDL）所完成的电路设计，能够经过简单的综合与布局，快速的烧录至FPGA上进行测试，是现代IC设计验证的技术主流。这些可编辑元件能够被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其它更加完整的记忆块。系统设计师能够根据需要经过可编辑的连接把FPGA内部的逻辑块连接起来，就仿佛一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接能够按照设计者而改变，因此FPGA能够完成所需要的逻辑功能。
FPGA一般来说比ASIC（专用集成电路）的速度要慢，无法完成复杂的设计，可是功耗较低。可是她们也有很多的优点比如能够快速成品，能够被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的可是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，因此这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（ComplexProgrammableLogicDevice，复杂可编程逻辑器件)。
2、VHDL简介
硬件描述语言已经有几十年的发展历史，而且在系统的仿真、验证和设计、综合等方面得到成功的应用。当前常见的硬件描述语言有VHDL、VerilogHDL、ABEL等[2][3][4]。VHDL则起源于20世纪70年代末和80年代初，美国国防部提出的VHSIC计划，目标是为下一代集成电路的生产、实践阶段性的工艺极限和完成10万门级以上的电路设计而建立一种新的描述方法[5]。VHDL的英文全称为Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,是IEEE标准化的硬件描述语言，而且已经成为系统描述的国际公认标准，得到众多EDA公司的支持。
VHDL具有很多的优点使它能够被大多数人认可，被广泛应用在逻辑电路的设计方面，而且成为了标准化的硬件描述语言，其优点如下：
(1)功能强大和设计灵活。一个简洁的使用VHDL语言编写的程序就能够描述一个复杂的逻辑电路，因为VHDL拥有强大的语言结构[6]。VHDL多层次的设计描述功能能够有效地控制设计的实现，支持设计库和可重复使用的元件生成，还支持多种设计方式，如层次化设计、模块化设计和同步、异步和随机电路设计。
(2)与具体器件无关。用VHDL设计硬件电路时不用先确定设计要用到哪种器件，也不用特别熟悉器件的内部结构，这样能够使设计人员专注于进行系统设计。设计完成后，能够根据消耗的资源选择合适的器件，而不造成资源的浪费。
(3)很强的移植能力。VHDL由很多不同的工具支持，同一个设计的程序能够在包括综合工具、仿真工具、系统平台等工具中使用。
(4)强大的硬件描述能力。VHDL能够描述系统级电路和门级电路，而且描述方式多样，能够采用行为描述、寄存器传输描述或者结构描述，也能够用其混合描述方式。同时，VHDL能够准确地建立硬件电路模型，因为它支持惯性延迟和传输延迟。VHDL的数据类型很丰富，支持标准定义的数据类型，当标准定义的数据类型不能满足用户的需求时，用户能够自己定义的所需要的数据类型，增加了设计的自由度。
(5)语法