乘积码编码器的应用.docx

乘积码编码器的应用作者：史亚维杨斌单位：咸阳职业技术学院二维TPC编码12ccc可如下获得：1)把(12kk)信息比特放入一矩阵中；2)使用行编码器1c对2k行进行编码产生行校验位得到2k行、1n列的矩阵；3)使用列编码器2c对1n列进行编码产生列校验位得到2n行、1n列的矩阵。以上步骤2)和3)不能同时进行因此这样的编码过程属串行级联方式。这样得到二维Turbo乘积码的参数为：12nnn12kkk12ddd。码率为12RRR这里iR是码ic的码率/iiiRkn。为了降低编码器和译码器的复杂度通常令12cc。2.2Turbo乘积码编码器结构图2所示是Turbo码编码器的结构Turbo码编码器通过交织器把两个递归系统卷积码并行级联这两个分量码编码器结构相同编码器的输出端包括信息位和两个校验位首先把输入码流kD划分为长度为N的数据信息块送给每个编码器。第一个编码器产生N比特的校验码流1kY；第二个编码器也处理同样的信息数据但要经过一个具有固定交织方式的交织器的扰序也生成N比特的校验码流2kY。Turbo编码器把原始信息数据码流kD和校验码流1kY、2kY一起传送经过复用器调制后生成了Turbo码序列X。为了提高码率校验码流1kY、2kY需要经过删余器采用删余技术从这两个校验序列中周期地删除一些校验位形成校验位序列X。为了实现实时编码根据编码数据流向为单向性的特点本设计采用流水线结构。整个编码器分成三部分第一部分为输入数据缓存第二部分为编码第三部分为输出数据缓存。这种设计结构可以使数据接收、数据编码和数据输出三部分流水进行从而大大提高了编码速率。按照上述的设计结构对TPC编码器的FPGA设计实现进行模块的划分。原理框图如图3所示。编码模块的设计行编码模块和列编码模块基本相同因此放在一起介绍。行/列编码模块又划分为三个子模块来完成编码功能其子模块框图如图4所示。从FIFO或者RAM中把要进行编码的串行数据读出转换成57bits的并行数据扩展汉明码编码模块对输入的57比特数据进行扩张汉明码编码加上校验位后为64比特。然后再经过并串转换为串行数据存入缓存中为下一步编码或编码输出做好准备。其中串并/并串转换可以通过移位寄存器来实现按照相应的时钟节拍每输入一位数据进行相应的移位。串并转换实现的Verilog代码为：par_data<={ser_datapar_data[56:1]};并串转换实现的Verilog代码为：par_data[62:0]<=par_data[63:1];ser_data<=par_data[0];扩展汉明码编码模块把并串转换后57位宽的并行数据按照扩展汉明码的编码规则在高位添加7个校验比特输出数据位64位宽的并行数据每一组数据代表一个扩展汉明码组。按照扩展汉明码的编码规则其核心部分的Verilog代码如下所示：assigndata_out[63]=(^data_out[62:57])^(^din_r);assigndata_out[62]=din_r[56]^din_r[55]^din_r[54]^din_r[52]^din_r[50]^din_r[48]^din_r[47]^din_r[46]^din_r[44]^din_r[42]^din_r[40]^din_r[38]^din_r[36]^din_r[34]^din_r[32]^din_r[30]^din_r[28]^din_r[26]^din_r[24]^din_r[22]^din_r[20]^din_r[18]^din_r[16]^din_r[14]^din_r[12]^din_r[10]^din_r[8]^din_r[6]^din_r[4]^din_r[2]^din_r[0];assigndata_out[61]=din_r[56]^din_r[55]^din_r[53]^din_r[52]^din_r[49]^din_r[48]^din_r[45]^din_r[44]^din_r[41]^din_r[40]^din_r[37]^din_r[36]^din_r[33]^din_r[32]^din_r[31]^din_r[29]^din_r[28]^din_r[25]^din_r[24]^din_r[21]^din_r[20]^din_r[17]^din_r[16]^din_r[13]^din_r[12]^din_r[9]^din_r[8]^din_r[5]^din_r[4]^din_r[1]^din_r[0];assigndata_out[60]=din_r[56]^(^din_r[51:47])^(^din_r[43:40])^(^din_r[35:31])^(^din_r[27: