systemVerilog快速入门ppt课件.ppt

SystemVerilog讲座VerilogHDL的发展历史为什么称SystemVerilog3.x?SystemVerilog是Verilog-2001扩展后的超集SystemVerilog是Verilog-2001扩展后的超集SystemVerilog是Verilog-2001扩展后的超集SystemVerilog是Verilog-2001扩展后的超集SystemVerilog提高设计效率提高了设计效率极大地提高了仿真速度仅一种语言就能解决设计和测试问题SyestemVerilog的全面验证和设计SystemVerilog设计语言Verilog-2001的事件调度编写代码的八项原则SystemVerilog的基本数据类型几乎通用的数据类型—logic(等价于原来的reg类型)用户定义的类型---typedef设计策略：用各种typedefs已确定的和待确定的类型Verilog-2001数据类型（模块内部）Verilog-2001数据类型（模块外部）Verilog-2001数据类型（模块内部、外部和测试放在一起）SystemVerilog—对端口定义没有限制SystemVerilog表示数字的语法有改进特定逻辑过程always_comb特定逻辑过程always_latch特定逻辑过程always_ff特定逻辑过程always@*与always_comb的差别Void函数always_comb与Void函数always_ff用于双数据率（DDR）时序逻辑？？设计意图—unique/priority设计意图—priority设计意图—UniqueMooreFSM举例--状态图两个always块的编码风格（符号、参数赋值—时序always块）两个always块的编码风格（组合逻辑always块-连续赋值输出）两个always块的编码风格（组合逻辑always块-always阻塞赋值输出）枚举（enumerated）数据类型（更高抽象层面的功能强大的数据类型）枚举类型的抽象枚举--赋整型值在FSM设计用3个always块应用枚举枚举—指定四状态值在FSM设计用3个always块应用赋值枚举在FSM设计用3个always块SystemVerilog3.0-应用赋值枚举在FSM设计用3个always块SystemVerilog3.0-应用赋值枚举枚举类型–波形显示循环语句的性能得到增强隐含的端口连接中央算术逻辑单元（CALU）方块图中央算术逻辑单元（CALU）模块之一中央算术逻辑单元（CALU）模块之二中央算术逻辑单元（CALU）顶层模块用*表示隐含的端口隐含.name和.*端口连接的规则CALU顶层模四种不同端口连接代码长度不同隐含端口连接的缺点端口连接时用别名用.*隐含端口连接的优缺点第二讲：设计和验证只需用同一种语言大大提高工作效率打包的和未打包的数组未打包的四维数组打包的一维数组和未打包的三维数组打包的二维数组和未打包的二维数组打包的四维数组数据的组织数据的组织数据的组织数据的组织打包的结构和打包的联合数据的组织打包的结构和打包的联合第三讲SystemVerilog模块的接口实例模块端口的连接接口的功能SystemVerilog的接口接口是什么？接口的引用变量和函数接口如何工作接口如何工作接口如何工作接口的使用接口的合法使用接口的非法使用简单的接口带端口的简单接口带模块端口的简单接口与接口一起工作---tb的任务接口任务接口--不要都用线网类型第三讲SystemVerilog的时钟和程序块SystemVerilog功能强大的断言SystemVerilog提高了验证效率Final块SystemVerilog事件调度的改进SystemVerilog命令的调度时钟块时钟的歪斜时钟的同步接口SystemVerilog新的调度命令缺省的时钟和同步驱动程序块SystemVerilogDPISystemVerilog简化了C模块的调用直接调用C模块SystemVerilog和SystemCSystemVerilog和SystemC（续）SystemVerilogDPI总结SystemVerilog断言断言（Assertion）是什么？谁在使用断言？用开放验证库（OVL）的断言来提高查错的效率用断言来提高查错的效率RTL断言带来的影响IntelCentrino移动技术查错的效率（来自于HP公司更新的技术资料）究竟应该由谁在代码中添加断言？断言的好处用于新设计的断言方法学（学习重点）最好的断言实践断言的密度用于现成设计的断言方法学SystemVerilog把断言整合到Verilog语言中SystemVerilog提供了强大的断言功能SystemVerilog的断言此课件下载可自行编辑修改，供参考！
感谢您的支持，我们努力做得更好！