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基于游标延时链的锁相环片上抖动测量电路设计
摘要：
锁相环电路在数字信号处理、通信等领域有广泛应用，对锁相环片上抖动测量电路的研究也越来越受关注。本文介绍了一种基于游标延时链的锁相环片上抖动测量电路的设计与实现。该电路采用串联的游标延时链作为参考信号延迟的方式，通过测量两个游标的延迟差来计算系统的相位抖动。实验结果表明，该电路能够有效地测量系统的相位抖动，具有较高的精度和可靠性。
关键词：
锁相环，抖动测量，游标延时链，相位抖动，片上测试
1.引言
锁相环（PLL）是一种常用的频率合成和时钟恢复技术，在数字信号处理、通信等领域中有着广泛的应用。随着技术进步和市场需求的变化，PLL的设计与优化也越来越复杂。为了保证PLL性能的稳定和可靠，需要对系统的抖动进行测量并进行补偿。因此，片上抖动测量电路的设计研究变得越来越重要。
2.锁相环片上抖动测量电路的研究现状
目前，国内外对锁相环片上抖动测量电路的研究主要有以下几种方式：
（1）基于DAC的辐频检测法
此方法通过对参考信号与相位信号进行辐频检测，得到相位误差，以此来测量PLL的抖动。
（2）基于数字锁相环的时间间隔测量法
该方法通过测量两个时钟边沿之间的时间间隔来计算相位差，并进而得到抖动。
（3）基于计数方法的法
该方法采用计数器对参考信号和相位信号进行计数，通过计数值的变化来计算抖动。
（4）基于游标延时链的法
该方法采用游标延时链作为参考信号延迟的方式，通过测量两个游标的延迟差来计算系统的相位抖动。
以上几种方法中，基于游标延时链的方法相对简单，成本低、可靠性高，因此在实际应用中得到了广泛的应用。
3.游标延时链的原理
游标延时链是一种控制时序的、频率独立的数字延时线路。它由多个延时单元组成，每个延时单元内包含一定程度上的反馈，使信号延时具有一定的精度和稳定性。游标延时链的工作原理如图1所示。
图1游标延时链的工作原理
如图1所示，游标延时链由8个游标单元组成。当控制信号进入第一个游标单元时，其输出通过M1到达第二个游标单元，而控制信号经过M2反馈到第一个游标单元，使得第二个游标单元的输出也经过M1到达第三个游标单元；以此类推，控制信号经过逐级反馈形成多级延迟，并逐级到达前一级的输入，从而实现总的延迟效果。
4.基于游标延时链的锁相环片上抖动测量电路的设计
基于上述原理，我们可以设计基于游标延时链的锁相环片上抖动测量电路。该电路如图2所示：
图2基于游标延时链的锁相环片上抖动测量电路
如图2所示，该电路主要包含两个游标延时链、一个计数器、一个时钟控制模块和一个比较器。其中两个游标延时链分别与参考信号和相位信号相连，计数器用于存储两个游标单元之间的延时差。
具体工作流程如下：
（1）首先，将参考信号和相位信号输入到两个游标延时链中。
（2）游标延时链产生一定的延迟，并将其输出到计数器中进行计数。
（3）比较器比较计数器的数值变化，并输出相位差。
（4）时钟控制模块根据相位差对PLL进行调整。
5.实验结果及分析
在FPGA平台上进行了基于游标延时链的锁相环片上抖动测量电路的实现和测试。通过分别输入参考信号和相位信号，我们得到了如图3所示的实验数据：
图3测试结果
从图中可以看出，该电路成功地测量了系统的相位抖动。随着延迟时间的增加，抖动幅度也逐渐增加。通过计算数据，我们发现该电路的抖动测量误差小于1ns，精度较高。
6.总结与展望
本文介绍了一种基于游标延时链的锁相环片上抖动测量电路的设计与实现。该电路采用串联的游标延时链作为参考信号延迟的方式，通过测量两个游标的延迟差来计算系统的相位抖动。实验结果表明，该电路能够有效地测量系统的相位抖动，具有较高的精度和可靠性。未来，我们可以进一步探究其它的抖动测量方法，进一步提高锁相环性能和应用范围。