基于VerilogHDL语言多功能数字钟设计毕业设计论文.doc

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多功能数字钟

njust多功能数字钟设计基于VerilogHDL语言

学院：电子工程与光电技术学院
学号：912104220139
姓名：
指导教师：

2014年11月21日星期五
摘要：基于FPGA平台，运用Verilog语言编写设计一多功能数字钟，包括基本的时钟，校时校分，整点报时功能。扩展闹钟，秒表，万年历，键盘输入功能。
Abstract：FPGA-basedplatform,usingVeriloglanguagetodesignamulti-functionaldigitalclock,includingbasicfunctionofclock,schoolhours,schoolminutes,thewholepointtimekeeping.Andextendedfunctionofalarmclock,stopwatch,calendar,keyboardinput.
关键词：多功能数字钟，可编程逻辑器件，EDA设计，Verilog
Keywords：multi-functionaldigitalclock,FPGA,EDAdisign,Verilog
目录
TOC\o"1-3"\h\z\uHYPERLINK\l"_Toc404332744"1设计要求 PAGEREF_Toc404332744\h2
HYPERLINK\l"_Toc404332745"2设计方案选择及思路分析 PAGEREF_Toc404332745\h2
HYPERLINK\l"_Toc404332746"3各子模块设计原理和分析 PAGEREF_Toc404332746\h3
HYPERLINK\l"_Toc404332747"3.1分频模块 PAGEREF_Toc404332747\h3
HYPERLINK\l"_Toc404332748"3.2时分秒模块 PAGEREF_Toc404332748\h5
HYPERLINK\l"_Toc404332805"3.3时分调整模块 PAGEREF_Toc404332805\h6
HYPERLINK\l"_Toc404332841"3.4报时模块 PAGEREF_Toc404332841\h7
HYPERLINK\l"_Toc404332854"3.5扫描显示模块 PAGEREF_Toc404332854\h7
HYPERLINK\l"_Toc404332903"3.6秒表模块 PAGEREF_Toc404332903\h9
HYPERLINK\l"_Toc404332955"3.7闹钟模块 PAGEREF_Toc404332955\h10
HYPERLINK\l"_Toc404332981"3.8万年历模块 PAGEREF_Toc404332981\h12
HYPERLINK\l"_Toc404333020"3.9键盘扫描模块 PAGEREF_Toc404333020\h13
HYPERLINK\l"_Toc404333102"4调试仿真 PAGEREF_Toc404333102\h15
HYPERLINK\l"_Toc404333103"5编程下载 PAGEREF_Toc404333103\h16
HYPERLINK\l"_Toc404333104"6结论 PAGEREF_Toc404333104\h16
HYPERLINK\l"_Toc404333105"7参考文献 PAGEREF_Toc404333105\h17
HYPERLINK\l"_Toc404333106"8实验感想 PAGEREF_Toc404333106\h17
HYPERLINK\l"_Toc404333107"9源代码 PAGEREF_Toc404333107\h17

1设计要求
基于FPGA可编程逻辑器件，用quatusII软件设计一个多功能数字钟，其基本要求如下：
1.有基础的计时显示功能，即时、分、秒显示在6个七段管上
2.K0,K1,K2,K3分别为系统使能（暂停），时钟清零，校时，校分开关。由于按键是长期处于“1”状态，故在这里采用低电平“0”为有效电平（本人认为原要求中“1”为有效电平不合理）。
3.使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”,59’55”,59’57”时报时频率为500Hz,59’59”时报时频率为1KHz,）。
提高部分要求：
添加按键：K4，K5分别为设置位选择，设置位加一。