建立时间和保持时间.docx

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时间：2021年x月x日
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建立时间（Tsu：setuptime）是指在时钟沿到来之前数据从不不变到不变所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被不变的打入触发器；保持时间（Th：holdtime）是指数据不变后保持的时间，如果保持时间不满足要求那么数据同样也不能被不变的打入触发器。建立与保持时间的简单示意图如下图1所示。

图1保持时间与建立时间的示意图

在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能不变的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。下方在认识了建立时间与保持时间的概念上思考如下的问题。举一个常见的例子。

图2同步设计中的一个基本模型

图2为统一采用一个时钟的同步设计中一个基本的模型。图中Tco是触发器的数据输出的延时；Tdelay是组合逻辑的延时；Tsetup是触发器的建立时间；Tpd为时钟的延时。如果第一个触发器D1建立时间最大为T1max，最小为T1min，组合逻辑的延时最大为T2max，最小为T2min。问第二个触发器D2立时间T3与保持时间T4该当满足什么条件，或者是知道了T3与T4那么能容许的最大时钟周期是多少。这个问题是在设计中必须考虑的问题，只需弄清了这个问题才能保证所设计的组合逻辑的延时是否满足了要求。

下方通过时序图来分析：设第一个触发器的输入为D1，输出为Q1,第二个触发器的输入为D2，输出为Q2；

时钟统一在上升沿进行采样，为了便于分析我们讨论两种情况即第一：假设时钟的延时Tpd为零，其实这类情况在FPGA设计中是常常满足的，由于在FPGA设计中通常为采用统一的零碎时钟，也就是利用从全局时钟管脚输入的时钟，这样在内部时钟的延时完全可以忽略不计。这类情况下不必考虑保持时间，由于每个数据都是保持一个时钟节拍同时又有线路的延时，也就是都是基于CLOCK的延迟远小于数据的延迟基础上，所以保持时间都能满足要求，重点是要关心建立时间，此时如果D2的建立时间满足要求那么时序图该当如图3所示。

从图中可以看出如果：

T-Tco-Tdelay>T3

即：Tdelay<T-Tco-T3

那么就满足了建立时间的要求，其中T为时钟的周期，这类情况下第二个触发器就能在第二个时钟的升沿就能不变的采到D2，时序图如图3所示。

图3符合要求的时序图

如果组合逻辑的延时过大使得

T-Tco-Tdelay<T3

那么将不满足要求，第二个触发器就在第二个时钟的升沿将采到的是一个不定态，如图4所示。那么电路将不能正常的工作。

图4组合逻辑的延时过大时序不满足要求

从而可以推出

T-Tco-T2max>＝T3

这也就是要求的D2的建立时间。

从上面的时序图中也能够看出，D2的建立时间与保持时间与D1的建立与保持时间是没有关系的，而只和D2前面的组合逻辑和D1的数据传输延时有关，这也是一个很重要的结论。说明了延时没有叠加效应。

第二种情况如果时钟存在延时，这类情况下就要考虑保持时间了，同时也需求考虑建立时间。时钟出现较大的延时多是采用了异步时钟的设计方法，这类方法较难保证数据的同步性，所以实际的设计中很少采用。此时如果建立时间与保持时间都满足要求那么输出的时序如图5所示。

图5时钟存在延时但满足时序

从图5中可以容易的看出对建立时间放宽了Tpd，所以D2的建立时间需满足要求：

Tpd＋T-Tco-T2max>＝T3

由于建立时间与保持时间的和是不变的一个时钟周期，如果时钟有延时，同时数据的延时也较小那么建立时间必然是增大的，保持时间就会随之减小，如果减小到不满足D2的保持时间要求时就不能采集到正确的数据，如图6所示。

这时候即T－（Tpd－Tco-T2min）<T4,就不满足要求了，所以D2的保持时间该当为：

T－（Tpd+T－Tco-T2min）>＝T4即Tco＋T2min-Tpd>＝T4

从上式也能够看出如果Tpd＝0也就是时钟的延时为0那么同样是要求Tco＋T2min>T4，但是在实际的运用中由于T2的延时也就是线路的延时远远大于触发器的保持时间即T4所以不必要关系保持时间。

图6时钟存在延时且保持时间不满足要求

下方用数字来说明一下加深理解（以下举例暂不考虑holdtime）：

建立时间Tsetup=Tdelay+Tco-Tpd假设Tco（触发器固有的建立时间）=2ns假设1，ClockDelay=0，Datadelay="0"，那么数据port的新数据必须在时钟port的时钟