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DRAM的信号完整性
RAM的种类
目前D厂常用的是SDRAM、DDR、DDR2，DDR3还用不到。SRAM容量不能满足要求,成本又太高。
DRAM，每个内存单元更少的电路实现，内存单元基于电容器上贮存的电荷，典型的DRAM单元使用一个电容器及一个或三个FET(场效应晶体管)制成。低成本、高密度，缺点：信息易丢失。
SRAM，每单元六个FET器件。与DRAM相比，SRAM使用起来更简便，接口更容易，数据访问时间更快。
DRAM读取具有破坏性，也就是说，在读操作中会破坏内存单元行中的数据。因此，必需在该行上的读或写操作结束时，把行数据写回到同一行中。这一操作称为预充电，是行上的最后一项操作。必须完成这一操作之后，才能访问新的行，这一操作称为关闭打开的行。

DDR2SDRAM较DDRSDRAM有多处改进。DDR2SDRAM时钟速率更高，从而提高了内存数据速率。随着时钟速率提高，信号完整性对可靠运行内存变得越来越重要。随着时钟速率提高，电路板上的信号轨迹变成传输线，在信号线末端进行合理的布局和端接变得更加重要。

目前DRAM的信号带宽：
DDRSDRAM数据速率内存时钟
DDR-266266Mb/s/针脚133MHz
DDR-333333Mb/s/针脚166MHz
DDR-400400Mb/s/针脚200MHz

DDR2SDRAM数据速率内存时钟
DDR2-400400Mb/s/针脚200MHz
DDR2-533533Mb/s/针脚266MHz
DDR2-667667Mb/s/针脚333MHz
DDR2-800800Mb/s/针脚400MHz
DDR2-10661066Mb/s/针脚533MHz

DDR3SDRAM数据速率内存时钟
DDR3-800800Mb/s/针脚400MHz
DDR3-10661066Mb/s/针脚533MHz
DDR3-13331333Mb/s/针脚667MHz
DDR3-16001600Mb/s/针脚800MHz
DDR3-18661866Mb/s/针脚933MHz
DDR3-21332133Mb/s/针脚1066MHz

DRAM的时钟和命令信号的端接相对简明，因为这些信号是单向的，并端接在电路板上。而数据信号和数据选通是双向的。内存控制器中心在写入操作中驱动这些信号，DDR2SDRAM在读取操作中驱动这些信号。多个DDR2SDRAM连接到同一个数据信号和数据选通上，进一步提高了复杂度。
通过提供ODT(芯片内端接)，并提供ODT信号，实现片内端接，并能够使用DDR2SDRAM扩展模式寄存器对片内端接值编程(75欧姆、150欧姆等等)，DDR2SDRAM改善了信号完整性。
经验表明，电阻器值只是变化几欧姆，就可能会给内存系统的可靠运行带来明显影响。

ODT示意图。

DRAM信号完整性的重要性
DRAM信号完整性的重要性:决定整机的稳定性,保障DRAM的SI有一定的难度.
DRAM信号完整性有问题,首发症状为系统死机.还可能有功耗大发热、寿命降低等.
何谓信号完整性？

SDRAM信号完整性的关键项:
电源、信号幅值.
上电和初始化时序
1.对于上电和初始化来说，下列时序是必须的。
供电且保持CKE低于0.2*VDDQ，ODT*1要处于低电平状态(所有的其余脚可以都没有定义.)电源上升沿不可以有任何翻转,上升沿时间不能大于200mS;并且要求在电压上升沿过程中满足,VDD>VDDL>VDDQ且VDD-VDDQ<0.3volts.
VDD,VDD和VDDQ必须由同一个电源芯片供电,并且VTT最大只能到0.95V,并且Vref要时刻等于VDDQ/2，紧跟VDDQ变化。
2.开始时钟信号并保持信号稳定.
3.在稳定电源和时钟(CK,/CK)之后至少200s,然后发布NOP或者取消选定命令&拉高CKE.
4.等待至少400ns然后发布预充电所有簇命令.在等待的400ns过程中要发布NOP或者取消选定命令.
5.发布EMRS(2)命令.(EMRS(2)命令,需要将BA0拉低,将BA1拉高.)
6.发布EMRS(3)命令.(为了发布EMRS(3)命令,将BA0和BA1拉高.)
7.发布EMRS命令以激活DLL.(为了发布"DLL激活"命令,将A0拉低,BA0拉高并且将BA1-2和A13-A15置低.)
8.发布MRS命令实现“DLL复位”.(为了发布DLL复位命令,需要将A8拉高并使BA0-1为低)
9.发布预充电所有簇命令。
10.至少发布两次自动刷新命令.
11.将A8拉低，发布模式寄存器设定命令（MRS）对芯片进行初始化操作.(也就是不对DLL复位，编程芯片的操作参数)
12.在第8步之后至少过200个时钟周期,执行OCD校准(片外驱动电阻调校).如果不使用OCD校准,EMRSOCD校准模式结束命