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一种高速跳频频率合成器的设计【摘要】频率合成器是跳频通信的核心部件之一针对跳频通信的跳频速率越来越高的需求设计了一种高速跳频的频率合成器。文章在分析比较传统的PLL和DDS频率合成器优缺点的基础上设计了一种PLL与DDS相结合的频率合成方案测试结果满足设计要求。【关键词】频率合成器；PLL；DDS；频率转换时间1.引言频率合成器作为跳频通信[1]设备的一个关键部件要求频率合成器具有捷变频、宽频带、频率分辨力高、相位噪声好、频谱纯度高、杂散指标好、小型化、低功耗等特点。传统单一的频率合成技术如锁相环频率合成器（PLL）、直接数字式频率合成器（DDS）各有优缺点PLL杂散抑制能力强但是频率分辨力低、频率转换速度慢DDS频率转换速度快、频率分辨力高、相位噪声低但是杂散丰富。混合式频率合成技术将PLL和DDS两者结合起来做到优势互补合成的输出频率兼顾两者的优点具有频率转换速度快、频率分辨率高、相位噪声好、频谱纯度高杂散指标好等特点。2.PLL和DDS的基本原理2.1PLL原理锁相环是一个相位的负反馈控制系统它由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三个基本部件组成基本组成方框图见图1[2]。鉴相器是一个相位比较装置它把输入信号Vi（t）和压控振荡器的输出信号Vo（t）的相位进行比较得到误差相位θe（t）由误差相位产生误差电压Vd（t）误差电压经过环路滤波器是滤除误差电压Vd（t）中的高频成分和噪声得到控制电压Vc（t）Vc（t）加到压控振荡器上使之产生频率偏移来跟踪输入信号频率其频率逐步向输入信号的频率靠拢也就是使差拍频率越来越低直至消除频差而锁定。锁相环频率合成器PLL具有底相噪、杂散抑制高等主要特点。缺点是频率分辨力不高。2.2DDS原理DDS由四部分组成：相位累加器、正弦函数查表、D/A数模变换、LPF低通滤波器基本组成框图如图2所示[3]。由图可知信号的产生利用了正弦信号相位线性增加即根据所需产生的信号周期确定相位（或周期）量化单位不断按此量化单位累加并不断地以2π为模产生出一个以量化单位为间隔的一定数量的相位值再按这些离散相位值由正弦表中查出相应的正弦值（这些正弦值都以二进数据表示）便得到所需频率的数字式（相位、幅度）正弦信号。3.PLL+DDS高速跳频频率合成器的设计频率合成器设计主要考虑指标有：信号输出相噪、杂散、频率转换时间。这三个指标存在内在的联系且相互制约必须仔细选择方案。相噪、杂散抑制、频率转换时间、稳定性、环路锁定时间等指标跟环路的鉴相频率FPD、环路的自然角频率wn、环路带宽BL、阻尼系数ζ等密切相关。锁相环的带内噪声主要取决于参考源、鉴相器、N分频器和R分频器的噪声大小而其带外噪声则主要取决于VCO的噪声指标。PLL对带内噪声源呈低通特性而对VCO噪声呈高通特性。环路对带内噪声源呈低通过滤故希望环路带宽BL选择的越窄越好；但环路对VCO呈高通过滤又希望环路带宽BL选择的越宽越好。为了使两种噪声都得到合理的抑制可以选择环路带宽BL在两种噪声源谱密度线的交叉点附近总是比较接近于最佳状态的。由于有快速跳频要求而DDS频率转换时间很快（小于1uS）整个频率转换时间指标由环路转换时间决定采用较高的鉴相频率提高环路转换时间。3.1技术要求晶振信号96MHz作为DDS的时钟DDS在CPU的控制下产生6.464～7.296MHz输出该信号经滤波后与晶振的96MHz信号混频得102.464～103.296MHz信号混频、滤波后作参考信号FREF。FREF信号经R+1=10分频送入PE3236的鉴相器经过环路滤波器VCO输出频率1000～1300MHz。4.测试结果本频率合成器采用DDS+PLL方案合成了1000MHz～1300MHz频段捷变频率合成器。达到的指标：频率转换时间达到14.7uS、杂散抑制在75dB以上、频率分辨力达到0.023Hz相位噪声在10KHz处为-96dBc/Hz满足设计要求。用调制域分析仪测试频率转换时间≤14.7uS测试结果如图4所示。5.结束语本文比较了PLL和DDS的优缺点采用PLL和DDS相结合的频率合成技术合成了具有高速跳频、宽频带、频率分辨力高、相位噪声好、频谱纯度高、杂散指标好、小型化、低功耗等特点的频率合成器。参考文献：[1]梅文华王淑波邱永红等.跳频通信[M].北京：国防工业出版社2005.[2]张厥盛郑继禹万心平.锁相技术[M].西安：西安电子科技大学出版社