H树时钟树设计.doc

题目：
【目的】掌握H‐树结构形成时钟线分布网的方法，以及用反相器链构成的驱动电路的设
计。
【内容】设计一个数字系统的时钟线分布及驱动电路，时钟频率100MHz，总的负载电
容200pF，分布到10mm×10mm的芯片内。用单层金属线，线宽2μm，不考虑线间电容和
边缘电容，单位面积连线对衬底电容0.03fF/μm2,金属线电阻0.07Ω/□，要求时钟信号的上
升边和下降边不应大于1.5ns，时钟线分布网到达芯片四周的终点信号要同步，且延迟量不
应大于1.8ns，MOSFET模型参数用65nm工艺的参数，电源电压1.2V。
【要求】给出设计思路、采用的驱动电路结构，说明MOS管尺寸设计的考虑和设计结
果，给出模拟结果以及对结果的分析讨论。

上面的图就是H树时钟分布的简图，需要注意的是里面展示的是缓冲器，是由两个反相器连接的。具体分析延时情况时我们需要将其拆开为反相器进行分析。

由上图中反相器链的延迟时间与级数的关系，书上引出这样一段描述：
可知对于x<100的情况，N最多取3；对于x在1000至10000的情况，N取5就足够了，再增大N对延迟时间的改善非常小，但是面积会急剧增加。其中x=CL/Cin;CL为最终的负载电容，Cin为输入电容。

在实际设计反相器链时不仅仅是追求延迟时间最小，而是对速度和面积的综合考虑进行优化，为了使得发生时钟的反转和到达负载时的反转能够相比较，经过偶数个反相器后波形相同，我们先取N=4。所以，我们的时钟分布会像下面这幅图展示的一样。

题目中给的总的负载电容为200pF，由图中可见我们这里将其平均分为16份，则每一份的负载电容为CL=12.5pF，这里的CL即为x=CL/Cin中的CL。
分析H树时钟分布的延迟时间我们需要考虑的是一条反相器路径上的延迟时间即可。
反相器链的总的延迟时间为
（1）
S表示的是反相器链每一级反相器中MOS管宽度比前一级增大S倍，则有
（2）
若知道了x，则N=lnx/lnS，把它带入到式1中，求导得出使反相器延时时间最小的。这是一个理论上的最优解，无论对于任何负载的反相器链都成立，但是需要注意的是它没有考虑反相器链的面积，这会在H树时钟分布设计中对它进一步调整的一个主要的原因。
我们首先取S=2.7。
由上面的分析我们就可以将N=4和S=2.7带入到2式中求解出x来，进而通过x=CL/Cin求解出Cin的大小，Cin约为0.2352pF。
我们首先假设Cin全为第一级反相器栅电容，这样方便我们进行下一步的分析，对于CMOS反相器来说，栅电容组成包括栅、氧化层、衬底沟道部分组成的栅氧化层电容，还有栅覆盖在源和漏部分的覆盖电容，但由于覆盖电容跟栅氧化层电容相比比较小，在手工计算时可以忽略。我们根据式3求解出第一级反相器的宽度值Wn和Wp，其中Wp=3Wn
Cin=CoxWnLn+CoxWpLp=Cox*4Wn*L（3）
我们这里利用的是65nmBSIM4的工艺参数，可以在参数中找出对应的tox来求解Cox的大小。Cox=3.9*8.85e-12/1.2e-9=0.0288F.
我们在这里取用的L=65nm*2=130nm的沟道长度，进一步求解出Wn=15.7um，Wp=47.1um，在这里要意识到是不是Wn和Wp太大了，验算四级反相器处的Wp=47.1um*2.7*2.7*2.7
=927um=0.927mm,题目中是在10mm×10mm的芯片内分布，这样的宽度可以接受。

接下来需要建立的概念便是，传输的延迟最主要是由传输线造成的，反相器在这里起到的作用是改善传输线造成的上升和下降沿使得上升沿和下降沿延时变小，可用如下图表示

由于长距离传输线的存在，使得信号由图中的A变到B，又由于在其中加上反相器链驱动的原因，信号由B变到C。图中1和2段的时间相加为总的延时，在本题中即为1.8ns，图中2段的时间表示为上升延时，在本题中为1.5ns。
在题目中利用总的延迟时间1.8ns求解传输线的长度，进而求解出传输线的电阻和电容分布情况，这里利用传输线的集总模型，即
（4）
（5）
这里的tp表示的是传输线的延时，带入1.8ns进行计算，在本题中方块电阻值为0.07Ω/□，电容C0为0.03fF/μm2，化成标准单位，则求得L=0.0352m。进而求得总电阻R=1233欧，总电容为2.112pF。
因为利用了四级的反相器链，所以我们将总电阻和总电容平均分成四份来进行分析，每一份电容和电阻都作为各自对应的那一级反相器的负载。
则R0=308.25，C0=0.528pF。
经过一些假设的手工计算得到的初步参数表示如下
N=4
S=2.7
Wn=15.7um
Wp=47.1um
R0=308.25
C0=0.528pF根据上边的H树时钟分布图编辑HSpice中的sp文件