基于fpga的数字时钟的设计85445.pdf

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云南大学学报(自然科学版),2009,31(S2):43～45CN53-1045/NISSN0258-7971
JournalofYunnanUniversity

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基于FPGA的数字时钟的设计

薛晓军,许江淳,李玉惠,李勃,刘国贺
(昆明理工大学信息工程与自动化学院,云南昆明650051)

摘要:在QuartusⅡ开发环境下,用VerilogHDL硬件描述语言设计了一个可以在FPGA芯片上实现的数字
时钟.通过将设计代码下载到FPGA的开发平台AlteraDE2开发板上进行了功能验证.由于数字时钟的通用性
及VerilogHDL语言的可移植性,因此本数字时钟可直接应用于各种不同系列的FPGA芯片的设计中.
关键词:数字时钟;VerilogHDL;FPGA;QuartusⅡ
中图分类号:TP391.9文献标识码:A文章编号:0258-7971(2009)S2-0043-03

FPGA是英文FieldProgrammableGateArray的缩写,即现场可编程门阵列,是一种高密度的可编程逻
辑器件[1].近年来,Altera公司推出了新的可编程逻辑器件设计软件QuartusⅡ.它将设计、综合、布局、仿真
验证和编程下载及第三方EDA工具集成在一个无缝的环境中,可以进行系统级设计、嵌入式系统设计和
可编程器件设计[2].
VerilogHDL是目前应用最为广泛的硬件描述语言之一,用它进行数字系统的设计,很多工作可以在
计算机上完成,从而可以缩短系统的开发时间,提高工作效率.
数字时钟是一种用数字电路技术实现时、分、秒、百分秒计时的装置,与机械式时钟相比具有更高的准
确性和直观性,且无机械装置,具有更长的使用寿命,已得到广泛的使用.数字时钟的设计方法也有许多
种.本文以现场可编程门阵列(FPGA)器件为核心来实现数字时钟,并以QuartusⅡ7.2为开发环境,以
VerilogHDL为设计语言进行设计,最后将代码下载到FPGA内部形成时钟电路,在开发平台AlteraDE2
开发板上进行功能验证.

1系统设计方案

1.1数字时钟原理介绍图1是数字时钟原理图.该数字时钟使用4个两位的计数器来实现,即百分秒
计数器、秒计数器、分计数器和小时计数器.每个计数器又分别使用高低位2个计数器来实现.其中百分秒
计数器是100进制计数器(高位10进制计数器,低位10进制计数器),秒计数器和分计数器是60进制计
数器(高位6进制计数器,低位10进制计数器),小时计数器是24进制计数器(高位2进制计数器,低位
10进制计数器).
数字时钟首先是百分秒计数器按照系统时钟CLK_50进行计数,计数满100后向秒计数器进位.秒计
数器以百分秒计数器的进位位cn1为时钟进行计数,计数满60后向分计数器进位.分计数器以秒计数器
的进位位cn2为时钟进行计数,计数满60后向小时计数器进位.小时计数