约束与时延分析.pptx

会计学本章主要内容6.1约束的目的6.2管脚约束及电气标准设定6.2.1管脚约束文件Xilinx公司的管脚约束文件.ucf文件的语法规则：
通用规则：
.ucf文件对于大小写敏感，
也就是是说同一单词的大小写不同表示不同的含义，标识符必须与代码中的名字一致。但是约束中的关键字对大小写不敏感。
语句以分号结尾，一个语句可以多行表述。
语句之间不分先后次序，不过建议管脚约束顺序与代码中管脚列表顺序一致。
采用“#”或者“”的方式来进行注释6.3时序约束的基本概念图6–1简单的时序模型6.3.1路径图6–3时序逻辑波形示意图路径的延时包括：
源端触发器的时钟端到输出端的延时
逻辑和布线延时
时钟的布线延时
建立时间
通过计算可以读出最小的时钟周期和最高的时钟频率。
输出模型。任何一个CPLD/FPGA在系统中都不是单独存在的，而CPLD/FPGA的时序不仅仅只是内部的时序模型，同样它可以驱动下一级芯片，从而产生一个新的时序模型从系统层面来看，Clock-to-PAD路径是整个系统中路径延时的一部分，要计算整个路径延时和最小的时钟周期还需要考虑信号在PCB上的走线延时、飞行时间以及下一级接收芯片的输入时序模型。
从CPLD/FPGA层面上来看，它包括时钟端到触发器输出端延时、逻辑和布局布线延时、输出缓冲延时等等。当对Clock-to-PAD路径进行时序约束时，需要电路设计工程师、CPLD/FPGA工程师和布局布线工程师共同决定信号在Clock-to-PAD路径的延时、信号在PCB板上的延时以及接收端芯片可承受的延时容限各为多少，最后以文档的形式确定时序约束。
PAD-to-Setup路径
图6-6是另外一种常见的时序模型，也叫做输入模型。从CPLD/FPGA层面来看输入模型的路径延时包括了输入缓冲延时、逻辑及布局布线延时以及建立时间
从系统角度来看，整条路径的延时还需要包括上一级芯片的输出模型延时以及PCB走线延时和信号的飞行时间
因此要确定对此路径进行时序约束，需要召集电路设计工程师和布局布线工程师一起讨论最后决定此路径的时序约束。PathsEndingatClockPinofFlip-Flops
此路径是指时钟信号从源端到达各个具体触发器的时钟端的路径。
在CPLD/FPGA中，设计工程师都推荐采用全局时钟来驱动触发器
但是尽管采用全局时钟，时钟到达触发器之间还是有一段延时时间，这段时间在计算时延的时候必须考虑进去。
PADtoPAD路径
图6-10表示为一条纯组合逻辑的路径，从芯片输入的管脚开始，经过任意级的组合逻辑电路，然后从另外一个输出管脚输出。
整条路径的延时分为输入延时、输出延时以及中间的逻辑和布局布线延时。
如果放在整个系统层面来看，严格来说不能称之为路径
因为这个时延路径的源端和目的端都不在这个芯片里面，而在上一级或者上上级的芯片中和下一级的芯片中。
6.3.2时序约束参数图6–12计算建立时间的时序模型图保持时间
保持时间是指当时钟信号有效沿到来之后，数据必须保持的最小的稳定时间
一般采用Th来表示。
当保持时间不够的时候，数据传输将出现紊乱，系统将出现亚稳态的问题。
时钟到输出延时
当时钟到达一个触发器并成功地采样到数据端的数据的时候，并不会立即就表现在输出端上，这之间会有一段延时时间，叫做时钟到输出延时时间
一般用Tco表示。
传播延时
数据从寄存器出来以后，到达下一级寄存器之间的逻辑和布线延迟，就叫做传播延时
一般使用Tpd表示。
Fmax
对于芯片内部而言，它是寄存器到寄存器之间的延时
对于整个芯片而言，还需要考虑进入芯片的建立保持时间以及输出芯片的Tco。
把它取反就是最小时钟周期的概念。芯片内部的Fmax的计算方法如下Slack
Slack用来衡量一个设计是否满足时序——正的slack表示满足时序，而负的slack则表示不满足时序。

是指两个不同时钟的有效边沿之差如果slack为负，数据保持时间不够，主要是由于数据路径延时大于时钟延时而造成的。
从建立时间来来考虑，最坏的情况是slack是一个时钟周期减去时钟抖动的最大绝对值
而从保持时间来考虑，最坏的情况是slack一个时钟周期加上时钟抖动的最大绝对值。
对于异步电路来说，由于采用不同的时钟信号进行驱动，时钟偏斜与抖动
时钟偏斜是指同一时钟源产生的时钟信号由于经过不同的布局布线延时到达两个不同的寄存器的时钟端的时间之差。
建议采用全局时钟资源来驱动设计中的主要时钟信号，以减少时钟偏斜。时钟抖动与时钟偏斜的概念不一样。
时钟抖动有很多种情况
周期抖动
频率抖动
相位抖动
在时序约束中，我们主要考虑的是周期抖动。
所谓的周期抖动是指实际的时钟周期与理想中的时钟之间的偏差。
图6–14时钟偏斜示意图6.4时序约束的本质异步电路的基本设计，它有许多种情