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(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN106506141A(43)申请公布日2017.03.15(21)申请号201610905577.6(22)申请日2016.10.17(71)申请人中国电子技术标准化研究院地址100007北京市安定门东大街1号(72)发明人范科峰姚相振黄涛周睿康高林刘贤刚李琳(74)专利代理机构北京国坤专利代理事务所(普通合伙)11491代理人郭伟红(51)Int.Cl.H04L9/06(2006.01)权利要求书1页说明书5页附图2页(54)发明名称一种基于FPGA的DCS数据加密方法(57)摘要本发明公开了一种基于FPGA的DCS数据加密方法,AES加解密模块包括输入输出子模块、时序控制子模块、轮运算子模块和密钥扩展子模块,密钥扩展子模块连接轮运算子模块,且轮运算子模块连接时序控制子模块和输入输出子模块,轮运算子模块包括S盒变换子模块、行位移子模块、混合列运算子模块和轮密钥加子模块。本发明的有益效果是:本发明提供了一种用于DCS系统中数据加密的方法,相比于现有的基于软件的DCS数据加密方法,该方法使用模块化的加密设计方法,利用FPGA的可编程性和易操作性,使得DCS系统的数据信息更加安全和快速,从而使DCS系统工作更加高效和灵活。CN106506141ACN106506141A权利要求书1/1页1.一种基于FPGA的DCS数据加密方法,AES加解密模块包括输入输出子模块、时序控制子模块、轮运算子模块和密钥扩展子模块,其特征在于:密钥扩展子模块连接轮运算子模块,且轮运算子模块连接时序控制子模块和输入输出子模块,轮运算子模块包括S盒变换子模块、行位移子模块、混合列运算子模块和轮密钥加子模块,采用FPGA的硬件方案实现AES加解密算法,将硬件算法封装在FPGA芯片内实现避免被外部攻击者接触或修改,FPGA将DCS系统中的下层的实时数据安全的传输到上层的管理网络中,在他们中间起到数据传输和加解密功能,轮运算子模块完成加密和解密过程中不断迭代的循环运算,输入端为DCS系统收集的明文数据、时钟信号、各轮运算中不断产生的新的子密钥;其加密过程具体步骤如下:步骤A、将加密或解密数据进行缓存,然后以128bit进行分组,当不够128bit的时候以0填满为止;步骤B、进行第一次密钥扩展,将步骤A分组之后的数据进行轮密钥加子模块处理,在轮密钥加子模块的S盒变换子模块下进行S盒变换;步骤C、将步骤B中经过S盒变换后的数据判断是否为加密或者解密,其中,当数据为加密数据时,将数据进行行移位,将行移位的数据进行混合列运算,再进行缓存;当数据为解密数据时,将数据进行逆行移位,再进行缓存;步骤D、进行第二步密钥扩展,将步骤C缓存的数据通过轮密钥加子模块进行加密;将轮密钥加子模块加密的数据进行缓存或者通过逆混合列运算之后再进行缓存;步骤E、步骤D中缓存的数据判断是否为第N-1轮,当缓存的数据为第N-1轮时,则进行S盒运算;当缓存的数据不是第N-1轮时,则返回判断是否数据为加密或者解密;步骤F、将步骤E中经过第N-1轮判断后的S盒运算的数据一部分进行行移位,一部分进行逆行移位,将行移位和逆行移位的数据进行缓存;步骤G、进行第三步密钥扩展,将步骤F中缓存的数据通过轮密钥加子模块,得到输出处理后的数据。2.根据权利要求1所述的一种基于FPGA的DCS数据加密方法,其特征在于:步骤A至步骤G加密过程中包括一个初始轮的初始密钥加法,接着进行十次轮变换。3.根据权利要求1或2所述的一种基于FPGA的DCS数据加密方法,其特征在于:每个轮变换由四层组成:第一层S盒变换模块,进行字节代换,并且第一层为非线性层。4.根据权利要求2所述的一种基于FPGA的DCS数据加密方法,其特征在于:第二层和第三层是行移和列混合变换,并且第二层和第三层为线性层,将4*4状态矩阵按行移位,按列混合。5.根据权利要求1所述的一种基于FPGA的DCS数据加密方法,其特征在于:步骤A中将128bit的分组数据转换为字节存储在4*4矩阵中,然后进行查找表操作,进行字节代换。6.根据权利要求1所述的一种基于FPGA的DCS数据加密方法,其特征在于:第四层轮密钥加层是将轮密钥的每个字节和状态矩阵中相对应的字节进行异或运算。7.根据权利要求1所述的一种基于FPGA的DCS数据加密方法,其特征在于:在加密和解密过程,通过流水线技术和使用FPGA的内核资源提高FPGA的时钟频率。2CN106506141A说明书1/5页一种基于FPGA的DCS数据加密方法技术领域[0001]本发明涉及一种数据加密方法,具体为一种基于FPGA的DCS数据加密方法,属于网络安全应用技术领域。背景技术[0002]一般来说,由于DCS在建设之初很少有与外网进行信息交互的需求,