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LDPC码的低复杂度译码算法研究与FPGA实现的开题报告
开题报告
一、选题背景
LDPC码（Low-DensityParity-Checkcodes）是当前最为流行和热门的一种误码纠正码。它由RobertG.Gallager教授在20世纪60年代初发明，近年来，凭借其出色的性能在无线通信、存储系统、数据传输等领域得到了广泛的应用，并成为了新一代通讯标准IEEE802.11n和IEEE802.16e的重要组成部分。然而由于LDPC码的复杂度较高，目前仍面临许多难题。其中最大的问题是LDPC解码复杂度高，需要高性能计算机才能解码。因此研究低复杂度的LDPC译码算法和LDPC码的硬件实现是一项十分紧迫和具有实际意义的任务。
二、研究目标
本研究的主要目标是通过研究灵敏度信息的应用，提出一种新的低复杂度LDPC码译码算法，并在FPGA平台上进行硬件实现。目标包括：
1.提出一种新的译码算法，实现对LDPC码的高效解码。
2.在FPGA平台上实现新的LDPC译码算法。
3.测试验证所提出的算法性能和硬件实现的正确性和可行性。
三、研究内容和方法
研究内容：
1.分析常用的LDPC译码算法，比较它们的优缺点。
2.提出一种新的低复杂度LDPC码译码算法，应用灵敏度信息。
3.基于FPGA平台实现所提出的算法，并测试验证性能和硬件实现的正确性和可行性。
研究方法：
1.阅读国内外文献，进行比较研究，了解目前LDPC译码算法的发展和存在问题。
2.提出新的算法，分析并比较它与其他常用算法的优缺点。
3.将算法实现在FPGA平台上，并进行性能和正确性测试。
四、研究意义
1.所提出的新的LDPC译码算法可以降低LDPC码的解码时间，提高解码效率，进而提高通信系统的可靠性。
2.本研究所使用的FPGA实现技术本身也有一定的独特性，可以为未来的译码器设计提供实现思路和借鉴。
五、预期成果
1.一篇论文，阐述LDPC码的低复杂度译码算法及FPGA实现的相关内容。
2.一份LDPC译码算法的软件模拟以及FPGA硬件实现，包括译码器功能的测试验证和性能比较。
3.一份译码器的工程文件，包括硬件设计思路、常见问题解决方案等。
六、研究进度安排
第一阶段（2021年3月-2021年4月）：阅读文献，了解LDPC码的译码算法，制定研究计划。
第二阶段（2021年5月-2021年6月）：针对现有算法的缺点，提出新的算法，进行实现。
第三阶段（2021年7月-2021年8月）：将算法在FPGA平台上实现，并进行性能测试和正确性验证。
第四阶段（2021年9月-2021年10月）：总结数据，进行分析和比较，进一步改进和研究。
七、预期挑战与解决方案
挑战：
1.FPGA硬件资源受限，难以实现高复杂度算法。
2.目前的低复杂度算法虽然能够减少算法复杂度，但在一定程度上会影响解码性能。
解决方案：
1.基于具体实际情况和计算资源，进行合理配置。
2.结合算法调优和有效的软件设计，减少误码和提高解码性能。