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FPGA设计中的时序分析异步设计.doc

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FPGA设计中的时序分 析及异步设计注意事项 ?DragonWHteam 什么是建立和保持时间 建立时间和保持时间： 建立时间（setuptime）：是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时 钟上升沿被打入触发器； 保持时间（holdtime）：是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入 触发器。 ?DragonWHteam 2 时序分析基础 电路设计的难点在时 序设计，而时序设计的实质就是满足每一 ① 组合 其它控制信号 D Q 逻辑 D Q REG1 REG2 个触发器的建立/保 持时间的要求。 CLK ② ③ T_cycleT1 CLKCREG1 T1 T REG2(D) n n+1TsTh CLK(REG2) T REG2(Q) n n+1 ?DragonWHteam 3 时序分析基础－续 如上图所示，以REG2为例，假定触发器的建立时间要求为：T_setup，保持时间要求为：T_hold，路径①延时为：T1，路径②延时为：T2，路径③延时为：T3，时钟周期为：T_cycle，Ts＝（T_cycle＋△T）－T1，Th＝T1－△T， 令△T＝T3－T2，则 条件1.如果T_setup<Ts，即T_setup<（T_cycle＋△T）－T1，这说明信号比时钟有效沿超过T_setup时间到达REG2的D端，满足建立时间要求。反之则不满足；条件2.如果T_hold<Th，即T_hold<T1－△T，这说明在时钟有效沿到达之后，信号能维持足够长的时间，满足保持时间要求。反之则不满足。从条件1和2我们可以看出，当△T>0时，T_hold受影响；当△T<0时，T_setup受影响。 ?DragonWHteam 4 时序分析基础－续 如果我们采用的是严格的同步设计电路，即一个设计只有一个 CLK，并且来自时钟PAD或时钟BUFF（全局时钟），则△T对电路的影响很小，几乎为0；如果采用的是异步电路，设计中时钟满 天飞，无法保证每一个时钟都来自强大的驱动BUFF（非全局时钟 ），如下图所示，则△T影响较大，有时甚至超过人们想象。这就是为什么我们建议采用同步电路进行设计的重要原因之一。 其它控制信号 ① 组合 D Q 逻辑 D Q REG1 REG2 ② CLK 组合逻辑 ③ ?DragonWHteam 5 异步设计中常见问题及其解决方法 很多异步设计都可以转化为同步设计，对于可以转化的逻辑必须转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级仍然应该采用同步设计。下面给出一些异步逻辑转化为同步逻辑的例子： ?DragonWHteam 6 异步设计中常见问题及浣饩龇椒ǎ?1、门控时钟 DQ inputclk 组合逻辑 门控时钟是非常危险的，极易产生毛刺，使逻辑误动作。在可编程逻辑器件中，一般使用触发器的时钟使能端，而这样，并不增加资源，只要保证建立时间，可使毛刺不起作用。改进后电路： D input 图4.19 Q 组合逻辑 clk ENA 图4.20 ?DragonWHteam 7 异步设计中常见问题及其解决方法－续 2、组合逻辑产生时钟 在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时 变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”。组合逻辑的时钟如果产生毛刺，易使触发器误翻转。 D 输入 Q ... 组合逻辑 使用触发器的时钟使能端，并不增加资源，只要保证建立时间 ，可使毛刺不起作用。改进后电路： D input Q 组合逻辑 clk ENA ?DragonWHteam 8 异步设计中常见问题及其解决方法－续 3、不规则的计数器 +1Q[5：0] D Q =53 clk 6位二进制计数器 。 CLRN 图4.6这是一个53计数器，采用计到53后产生异步复位的办法实现清0，产 生毛刺是必然的。然而最严重的是，当计数器所有bit或相关bit均在翻转时，电路有可能出错，例如：计数器从“110011”－>“110100”，由于电路延时的原因，中间会出现“110101”状态，导致计数器误清0。采用同步清0的办法，不仅可以有效地消除毛刺，而且能避免计数器 误清0。电路如下图所示。 ?DragonWHteam 9 异步设计中常见问题及其解决方法－续 +1Q[5：0] "000000" D Q =52 clk 6位二进制计数器 规则的计数器 图4.7 ?DragonW