16位定点数原码一位乘法器的设计与实现.doc

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计算机科学与工程学院
课程设计报告

题目全称：16位定点数原码一位乘法器的设计与实现

课程名称： 计算机组成原理

指导老师：谭浩职称：

序号学生姓名学号班号成绩1刘晓窗201206001000620120600102李育桥201206001002520120600103郭建准4李浩5李志飞678910（注：学生姓名填写按学生对该课程设计的贡献及工作量由高到底排列，分数按排名依次递减。序号排位为“1”的学生成绩最高，排位为“10”的学生成绩最低。）

指导老师评语：

签字：摘要
摘要
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摘要
VerilogHDL语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。本实验用VerilogHDL语言设计了全加器实现的组合乘法器,通过功能仿真,验证了结果。

关键词：乘法器，Verilog，组合逻辑，全加器

Abstract
Abstract
ABSTRACT
Text….

Keywords:
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TOC\o"1-3"\h\z\uHYPERLINK\l"_Toc311747629"第一章绪论 PAGEREF_Toc311747629\h1
HYPERLINK\l"_Toc311747630"1.1选题背景及意义 PAGEREF_Toc311747630\h1
HYPERLINK\l"_Toc311747631"1.2国内外研究现状 PAGEREF_Toc311747631\h1
HYPERLINK\l"_Toc311747632"1.3主要内容与章节安排 PAGEREF_Toc311747632\h1
HYPERLINK\l"_Toc311747633"1.4本章小结 PAGEREF_Toc311747633\h1
HYPERLINK\l"_Toc311747634"第二章课程设计的需求分析 PAGEREF_Toc311747634\h3
HYPERLINK\l"_Toc311747635"2.1环境需求 PAGEREF_Toc311747635\h3
HYPERLINK\l"_Toc311747636"2.2功能需求 PAGEREF_Toc311747636\h3
HYPERLINK\l"_Toc311747637"2.3性能需求 PAGEREF_Toc311747637\h3
HYPERLINK\l"_Toc311747638"2.3本章小结 PAGEREF_Toc311747638\h3
HYPERLINK\l"_Toc311747639"第三章****的设计 PAGEREF_Toc311747639\h5
HYPERLINK\l"_Toc311747640"3.1总体设计 PAGEREF_Toc311747640\h5
HYPERLINK\l"_Toc311747641"3.2功能模块设计 PAGEREF_Toc311747641\h5
HYPERLINK\l"_Toc311747642"3.3本章小结 PAGEREF_Toc311747642\h5
HYPERLINK\l"_Toc311747643"第四章****的实现 PAGEREF_Toc311747643\h7
HYPERLINK\l"_Toc311747644"4.1开发环境介绍 PAGEREF_Toc311747644\h7
HYPERLINK\l"_Toc311747645"4.2主要功能模块的实现 PAGEREF_Toc311747645\h7
HYPERLINK\l"_Toc311747646"4.3本章小结 PAGEREF_Toc311747646\h7
HYPERLINK\l"_Toc311747647"第五章测试及成果展示 PAGEREF_Toc311747647\h9
HYPERLINK\l"_Toc311747648"5.1测试环境 PAGEREF_Toc311747648\h9
HYPERLINK\l"_Toc311747649"5.2测试用例和结果 PAGEREF_Toc311747649\h9
HYPERLINK\l"_Toc311747650"5.3成果展示 PAGEREF_Toc311747650\h9
HYPERLINK\l"_Toc311747651"5.4本章小结 PAGE