FPGA_ASIC-深亚微米下ASIC后端设计及实例.pdf

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深亚微米下ASIC后端设计及实例*

何小虎胡庆生肖洁
（东南大学射频与光电集成电路研究所,南京210096）

摘要：本文通过对传统大规模集成电路设计流程的优化，得到了更适合于深亚微米工艺集成电路的后端设计流程，详细
介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等，并通过前端和后端设计的相互
协作对大规模集成电路进行反复优化以实现设计更优。并基于ARTISAN标准单元库，以PLL频率综合器中可编程分频器
为例，在TSMC0.18μmCMOS工艺下进行了后端设计，最后给出了可编程分频器的后仿真结果、芯片照片和测试结果，
芯片内核面积1360.5μm2，测试结果表明设计符合要求。
关键词：深亚微米，后端设计，标准单元，自定义线负载模型
AnExampleofBack-EndDesignforASICinDeepSubmicron
Technology
HeXiao-huHuQing-shengandXiaoJie

(InstituteofRF-&OE-ICs,SoutheastUniversity,Nanjing210096)

Abstract:Asthescaleofintegratedcircuitenlargesandthespeedincreases,theback-enddesigninDeepSubmicron(DSM)
Technologyhasexperiencedarapiddevelopment.Thisarticle,takingprogrammablefrequencydividerasanexample,introduces
theback-enddesigninDSMtechnologybasedontheARTISANstandardcell.Furthermore,theprocedure,whichincludesinitial
synthesis,timingdrivenplacement,clocktreesynthesis,statictiminganalysis(STA),post-layoutoptimizationandsoon,is
discussedelaborately.Finally,thelayoutisdisplayedandtapedoutinTSMC0.18μmCMOSprocess.Thetestresultindicatesthat
thedesigncomplieswiththerequirement.
Keywords:DSM,back-enddesign,standardcell,customwire-loadmodel
1引言
随着集成电路工艺与设计技术的不断发展，半定制设计方法得到迅速发展和应用。相对于全定制设
计方法而言，标准单元设计方法把芯片设计从繁杂的晶体管设计中解放出来，大大降低了芯片设计的复
杂度，缩短了芯片的上市时间，降低了设计成本[1]。
然而，随着深亚微米工艺的出现，电路规模的不断扩大和电路速度的不断提高使得传统的前端和后
端相互分离的设计方法已不能满足芯片设计的要求；需要在后端设计过程中将相应的后端设计数据及时
返标到综合工具中对设计实现进一步优化，建立比综合库提供的线负载模型更贴合设计本身自定义线负
载模型，以实现设计的更精确优化，最终满足设计要求。
本文通过后端信息的返标、生成适用于具体设计的自定义线负载模型等方法，优化了传统大规模集
成电路设计方法，得到了适用于深亚微米工艺下集成电路的后端设计流程，并介绍了初步综合、自定义
负载线的生成、版图规划、时钟树综合、静态时序分析等后端设计关键步骤，通过前后端协同设计以实
现设计更优；并以用于WLAN802.11a收发信机的PLL频率综合器中可编程分频器为例，基于ARTISAN
标准单元库，在TSMC0.18μmCMOS工艺下进行了设计，实现了应用于WLAN802.11a的频率综合方案。
2深亚微米后端设计流程
传统的大规模集成电路设计流程中，逻辑综合之后的步骤都属于后端设计，而且前后端设计是相对
独立的。在深亚微米工艺中，数字集成电路设计流程如图1所示，可以发现在逻辑综合之后增加了3个
步骤(如阴影所示)用于生成自定义的负载模型，然后才是详细综合。而且在属于后端设计的布图规划、

*国家自然科学基金项目（60472057）资助

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详细布线、时序分析和电路参数提取与Spice仿真等阶段都可以根据需要将提取的相关