AD9523-1 低抖动时钟发生器.pdf

低抖动时钟发生器，14路LVPECL/

LVDS/HSTL输出或29路LVCMOS输出
AD9523-1

特性功能框图
输出频率：<1MHz至1GHz
OSC_IN,OSC_IN

启动频率精度：<±100ppm(由VCXO参考精度决定)OUT0,
AD9523-1OUT0
零延迟操作
REFA,
REFAOUT3,
输入至输出边沿时序：<150psOUT3
REFB,DIVIDE-BY-8OUTPUTS
PLL1PLL23,4,5
REFBOUT10,
14路输出：可配置为LVPECL、LVDS、HSTL和LVCMOSOUT10
REF_TEST
14个具有零抖动可调延迟的专用输出分频器
OUT13,
OUT13
可调延迟：63个分辨率步进，步长等于VCO输出分频器的½周

期SCLK/SCLOUT4,
CONTROLOUT4
输出间偏斜：SDIO/SDAINTERFACE
<50ps(SPIANDI2C)DIVIDE-BY-
SDO3,4,56OUTPUTS
OUT9,
针对奇数分频器设置提供占空比校正
ZEROOUT9
DELAY
上电时所有输出自动同步
14-CLOCK
绝对输出抖动：<200fs(122.88MHz时)积分范围：12kHz至20EEPROMDISTRIBUTION
9278-001
MHzZD_IN,ZD_IN0
分配相位噪底：−160dBc/Hz图1
数字锁定检测
非易失性EEPROM存储配置设置

SPI和I²C兼容型串行控制端口

双PLL架构
概述
PLL1
提供低功耗、多路输出时钟分配功能，具有低抖动
低带宽，支持利用外部VCXO实现参考输入时钟清零AD9523

鉴相器速率：300kHz至75MHz性能，还配有片内集成锁相环(PLL)和电压控制振荡器
冗余参考输入(VCO)。片内VCO的调谐频率范围为3.6GHz至4.0GHz。
自动和手动参考切换模式AD9523旨在满足长期演进(LTE)和多载波GSM基站设计的
恢复式和非恢复式切换
时钟要求。它依靠外部VCXO清除参考抖动，以满足严格
保持模式支持参考丢失检测的低相位噪声要求，从而获得可接受的数据转换器信噪比
VCXO提供的低噪声LVCMOS输出可用于RF/IF频率合成器
(SNR)性能。
PLL2
鉴相器速率：最高250MHz输入接收器、振荡器和零延迟接收器支持单端和差分两种
集成低噪声VCO操作。当连接系统参考时钟恢复输入及外部VCXO，器件
应用产生1MHz至1GHz范围内的14路低噪声输出，以及一路来
LTE和多载波GSM基站自输入PLL(PLL1)的专用缓冲输出。一路时钟输出相对于
无线和宽带基础设施另一路时钟输出的频率和相位可通过分频器相位选择功能
医疗仪器改变，该功能用作无抖动的时序粗调，其调整增量相当于
为高速ADC、DAC、DDS、DDC、DUC、MxFE提供时钟
VCO输出信号的半个周期。
低抖动、低相位噪声时钟分配
SONET、10Ge、10GFC和其它10Gbps协议的时钟产生和转换通过串行接口可以对封装内EEPROM进行编程，以便存储
前向纠错(G.710)用于上电和芯片复位的用户定义寄存器设置。
高性能无线收发器
自动测试设备(ATE)和高性能仪器仪表

Rev.A
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