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基于FPGA的高阶全数字锁相环的设计与实现
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摘要：本文提出了一种基于比例积分（PI）控制算法的高阶全数字锁相环。给出了该锁相系统的具体结构，建立了系统数学模型，并对其系统性能进行了理论分析。采用MATLAB软件对系统进行了仿真实验。应用EDA技术设计了该锁相系统，并用FPGA予以实现
1引言
锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。
传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路量，这给专用集成电路的应用和片上系统SOC（systemonchip）的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。
本文提出了一种基于比例积分（PI）控制算法的高阶全数字锁相环。给出了该锁相系统的具体结构，建立了系统数学模型，并对其系统性能进行了理论分析。采用MATLAB软件对系统进行了仿真实验。应用EDA技术设计了该锁相系统，并用FPGA予以实现。
2全数字锁相环的结构及工作原理
基于比例积分控制算法的三阶全数字锁相环的系统结构如图1所示。该系统由数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）三个部件组成。

图1三阶全数字锁相环系统结构图
本锁相系统中由于数控振荡器采用累加器的结构，因此，累加器输出的并行码就是数控振荡器的输出相位码B，它反映了输入信号和输出信号之间的瞬时相位差。鉴相器中的寄存器是由一组D触发器构成。DCO的输出相位码B并行送到D触发器的D端，在输入信号的正向过零点对D触发器采样，D触发器组的输出E就表示该采样时刻的瞬时相位差，从而完成了数字鉴相功能。
数字环路滤波器的主要作用是抑制噪声及高频分量，并且控制着环路相位校正的速度与精度。为了提高锁相系统的性能，设计了基于PI控制算法的二阶数字滤波器。其工作原理是对鉴相器输出的相位误差信号经一阶积分环节、二阶积分环节和比例环节调节后，分别产生积分控制参数NP1和NP2，以及比例控制参数NI，然后取这三个控制参数之和作为数控振荡器的控制参数。为使DLF输出的控制码组在同一瞬间并行送入DCO，在这两个环路部件之间接入一缓冲寄存器。
数控振荡器是由全加器和寄存器构成的累加器组成。若累加器位长为N，则低位输入端NL接DLF的控制码组G，高位NH接DCO自由振荡频率0f的控制码组C（该参数可由设计者设定）。当控制码组G均为‘0’时，DCO输出端最高位AN的输出信号的频率便是DCO的自由振荡频率f0。在环路锁定过程中，控制码组G不是全为零，此时累加器的累加结果将进位而改变累加器的分频系数，从而改变DCO输出信号的频率，实现比例积分控制参数对本地估算信号的控制作用，最终达到锁相的目的。
3数字锁相环系统性能的理论分析
3.1锁相环的系统结构
若采样周期很短，并且把数字鉴相器、数字环路滤波器和数控振荡器的增益系数归并到环路总增益一起考虑，可画出锁相环在Z域的系统结构如图2所示

图2中θi(Z)为锁相环的输