锁相环提取位同步信号.doc

9数字锁相环提取同步信号实验
9.1电路的工作原理
9.1.1位同步相关知识的简单介绍
数字通信中，除了有载波同步的问题外，还有位同步的问题。因为信息是一串相继的信号码元的序列，解调时常需知道每个码元的起止时刻。因此，接收端必须产生一个用作抽样判决的定时脉冲序列，它和接收码元的终止时刻应对齐。我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。要使数字通信设备正常工作，离不开正确的位同步信号。如果位同步脉冲发生严重抖动或缺位，则使数字通信产生误码；严重时使通信造成中断。影响位同步恢复的主要原因：输入位同步电路的信号质量；信号的编码方式——码元中存在长连“0”或长连“1”。
位同步的主要技术指标有静态相差；相位抖动；同步建立时间和同步保持时间。数字通信中位同步恢复的方法主要有两种，一种是发端专门发送导频信号，而另一种是直接从数字信号中提取位同步信号。而直接从数字信号中提取位同步信号也有不止一种方法：滤波法，锁相法两种方法。本实验采用的就是用数字锁相环提取位同步信号的方法，这种方法又称为数字锁相。
9.1.2数字锁相环提取位同步信号电路及其各分电路的工作原理

图9-1数字锁相原理方框图

图9-2数字锁相提取同步信号实验电原理图

电路由高稳定度振荡器、分频器、相位比较器和控制器所组成。其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F（赫）。这里，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉冲[图37-5（a）]，经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号。如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲，这样，分频器输出脉冲的相位就推后1/n周期（360°/n）；若分频器输出的位同步脉冲相位滞后于接收码元的相位，晶振的输出整形后除a路脉冲加于附加门。附加门在不调整时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间，使分频器的输入端添加了一个脉冲。于是，分频器的输出相位就提前1/n周期。经这样的反复调整相位，即实现了位同步。
其中整体实验电路中用到的各个模块如下。
变换电路“DCFO”模块电原理如图9-3所示：

图9-3变换电路“DCFO”模块电原理图
“超前”脉冲成形电路“LDELAYGBT”模块电原理如图9-4所示。

图9-4“超前”脉冲成形电路“LDELAYGBT”模块电原理图
“滞后”脉冲成形电路“LDELAY1”模块电原理如图9-5所示。

图9-5“滞后”脉冲成形电路“LDELAY1”模块电原理图
9.2测试项目和方法
用双踪示波器测量实验电路板上各点的波形，并与仿真波形进行比较，其中仿真波形如下图所示。

图9-6数字锁相提取同步时钟实验仿真波形
9.3测试结果及分析

图9-7NRZ与K、I、H
由图9-7可以看出，K在NRZ的边沿有脉冲信号，I在NRZ的上升沿有脉冲出现，H在NRZ的下降沿有脉冲出现，与仿真图一致。

图9-8NRZ与F以及CLK8K与NRZ波形图
在图9-8中，从CLK8K与NRZ的波形图可以看出NRZ的波形变化，仿真实验中只取了NRZ为高电平的一长段进行仿真。而在NRZ上升沿时并没有出现如仿真图所示的增加了一个同步脉冲，可能是板子在经过多次实验后，已经在相应的频率上稳定了，不需要调整了。

图9-9CLK16和X、Y的波形图
由图9-9可以看出，X出现的脉冲对应CLK16的下降沿，而，Y出现的脉冲对应CLK16的上升沿，与仿真图一致，只是X和Y的波形有点失真。