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《数字电子技术基础》习题答案西安工程大学房晔第四章组合逻辑电路十一、某工厂有三个车间和一个自备电站，站内有两台发电机X和Y。Y的发电能力是X的两倍。如果一个车间开工，只起动X即可；如果两个车间同时开工，只起动Y即可；如果三个车间同时开工，则X和Y都要起动。试设计一个控制发电机X、Y起动和停止的逻辑电路。
（1）用全加器实现。
（2）用译码器实现。
（3）用门电路实现，门电路种类不限。由真值表写出逻辑表达式：令A2=EA1=FA0=G则第五章触发器15.画出由与非门组成的SR锁存器输出端的电压波形，
输入端的电压波形如图中所示。16.画出由或非门组成的SR锁存器输出端的电压波形，
输入端S、R的电压波形如图中所示。17.由或非门组成的触发器和输入端信号如图所示，设触发器
的初始状态为1，画出输出端Q的波形。18.在下图电路中，若CP、S、R的电压波形如图中所示，
试画出Q的波形，假定触发器的初始状态为Q=0。19.若主从结构RS触发器各输入端的电压波形如图中所示，试画
出端对应的电压波形。设触发器的初始状态为Q=0。20.已知主从结构JK触发器输入端J、K和CP的电压波形如图所示，
试画出端对应的波形。设触发器的初始状态为Q=0。21.图示电路中，已知CP和输入信号T的电压波形，试画出触发
器输出端的电压波形，设触发器的起始状态为Q=0。22.已知上升沿触发的D触发器输入端的波形如图所示，画出
输出端Q的波形。若为下降沿触发，画出输出端Q的波形。设
初始状态为Q=0。23.已知D触发器各输入端的波形如图所示，试画出
端的波形。24.如图所示为边沿D触发器构成的电路图，设触发器的初状态
Q1Q0=00，确定Q0及Q1在时钟脉冲作用下的波形。第六章时序逻辑电路7.试分析下图所示时序逻辑电路的逻辑功能。列状态转换表8.写出下图电路的驱动方程、特性方程和输出方程。10.输入信号波形如图所示，试画出电路对应的输出Q2、Q1
的波形图。11.试分析下图所示时序逻辑电路的逻辑功能。列状态转换表12.已知计数器的输出端Q2、Q1、Q0的输出波形如图所示，试画出对应的状态图，并分析该计数器为几进制计数器。13.分析图示时序电路的逻辑功能，假设电路初态为000，如果在CP的前六个脉冲内，D端依次输入数据为1，0，1，0，0，1，则电路输出在此六个脉冲内是如何变化的？列状态转换表14.分析图示计数器电路，说明这是多少进制的计数器，并画出对应的状态转换图。十进制计数器74160的功能表与表6.3.4（教材P282）相同。16.试用两片4位二进制加法计数器74161采用并行进位方式构成8位二进制同步加法计数器。模为16×16=256。18.试用集成计数器74160和与非门组成五进制计数器，要求直接利用芯片的进位输出端作为该计数器的进位输出。21.某石英晶体振荡器输出脉冲信号的频率为32768Hz，用74161组成分频器，将其分频为频率为1Hz的脉冲信号。
解：因为32768=215，经15级二分频，就可获得频率为1Hz的脉冲信号。因此将四片74161级联，从高位片（4）的Q2输出即可。22.试用计数器74161和数据选择器74151设计一个01100011的序列信号发生器。
解：由于序列长度P=8，故将74161构成模8计数器，并选用数据选择器74151产生所需序列，从而得电路如图所示。23.试用JK触发器设计一个同步五进制加法计数器，要求电路能够自启动。
解：本题是同步计数器的设计，分析步骤如下：
（1）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。（3）画出电路的次态卡诺图，经化简得到电路的状态方程。（5）画逻辑电路图第七章半导体存储器解:（1）ROM真值表如下解：见下图所示电路14.试用4片4K×8位的RAM组成16K×8位的存储器。解：由原式得到最小项之和表达式第十章脉冲波形
的产生和整形4.若反相输出的施密特触发器输入信号波形如图P10-4所示，试画出输出信号的波形。施密特触发器的转换电平VT+、VT-已在输入波形图上标出。5.在教材P458图10.2.1给出的由CMOS反相器组成的施密特触发器电路中，若R1=50kΩ，R2=100kΩ，VDD=5V，VTH=VDD/2，试求电路的输入转换电平VT+、VT-以及回差电压△VT。6.在图P10-6（a）所示的施密特触发器电路中，已知R1=10kΩ，R2=30kΩ。G1和G2为CMOS反相器，VDD=15V。
(1)试计算电路的正向阈值电压VT+、负向阈值电压VT-和回差电压△VT。
(2)若将图P10-6（b）给出的电压信号加到图P10-6（a）电路的输入端，试画出输出电压的波形。在教材P467图10.3.1给出的微分型单稳态触发器电路中，已
知R=51kΩ，C=0.01μF，电源电