Quartus常遇警告分析.pdf

Quartus常遇警告分析

1.Foundclock-sensitivechangeduringactiveclockedgeattimeonregister""

原因:vectorsourcefile中时钟敏感信号(如:数据,允许端,清零,同步加载等)在时钟的边缘同时变化.而时钟敏感信号是不

能在时钟边沿变化的.其后果为导致结果不正确.

措施:编辑vectorsourcefile

2.VerilogHDLassignmentwarningat:truncatedwithsizetomatchsizeoftarget(

原因:在HDL设计中对目标的位数进行了设定,如:reg[4:0]a;而默认为32位,将位数裁定到合适的大小

措施:如果结果正确,无须加以修正,如果不想看到这个警告,可以改变设定的位数

3.Allreachableassignmentstodata_out(10)assign'0',registerremovedbyoptimization

原因:经过综合器优化后,输出端口已经不起作用了

4.Following9pinshavenothing,GND,orVCCdrivingdatainport--changestothisconnectivitymaychangefitting

results

原因:第9脚,空或接地或接上了电源

措施:有时候定义了输出端口,但输出端直接赋‘0’,便会被接地,赋‘1’接电源.如果你的设计中这些端口就是这样用的,那便

可以不理会这些warning

5.Foundpinsingasundefinedclocksand/ormemoryenables

原因:是你作为时钟的PIN没有约束信息.可以对相应的PIN做一下设定就行了.主要是指你的某些管脚在电路当中起到

了时钟管脚的作用,比如flip-flop的clk管脚,而此管脚没有时钟约束,因此QuartusII把“clk”作为未定义的时钟.措施:如果

clk不是时钟,可以加“notclock”的约束;如果是,可以在clocksetting当中加入;在某些对时钟要求不很高的情况下,可以忽

略此警告或在这里改:Assignments>Timinganalysissettings...>Individualclocks...>...

6.TimingcharacteristicsofdeviceEPM570T144C5arepreliminary

原因:因为MAXII是比較新的元件在QuartusII中的時序并不是正式版的,要等ServicePack

措施:只影响Quartus的Waveform

7.Warning:ClocklatencyanalysisforPLLoffsetsissupportedforthecurrentdevicefamily,butisnotenabled

措施:将setting中的timingRequirements&Option-->MoreTimingSetting-->setting-->EnableClockLatency中的on改
成OFF

8.Foundclockhightimeviolationat14.8nsonregister"|counter|lpm_counter:count1_rtl_0|dffs[11]"

原因:违反了steup/hold时间,应该是后仿真,看看波形设置是否和时钟沿符合steup/hold时间

措施:在中间加个寄存器可能可以解决问题

9.warning:circuitmaynotoperate.detected46non-operationalpathsclockedbyclockclk44withclockskewlarger

thandatadelay

原因:时钟抖动大于数据延时,当时钟很快,而if等类的层次过多就会出现这种问题,但这个问题多是在器件的最高频率中才

会出现

措施:setting-->timingRequirements&Options-->Defaultrequiredfmax改小一些,如改到50MHZ

10.Designcontainsinputpin(s)thatdonotdrivelogic

原因:输入引脚没有驱动逻辑(驱动其他引脚),所有的输入引脚需要有输入逻辑

措施:如果这种情况是故意的,无须理会,如果非故意,输入逻辑驱动.

11.Warning:Foundclockhightimeviolationat8.9nsonnode'TEST3.CLK'

原因:FF中输入的PLS的保持时间过短

措施:在FF中设置较高的时钟频率