DSP硬件系统的基本设计中时钟电路的设计.doc

绪论

一个完整的DSP系统通常是由DSP芯片和其他相应的外围器件构成。DSP硬件系统主要包括电源电路、复位电路、时钟电路等。DSP的时钟电路用来为TMS320C54x芯片提供时钟信号，由一个内部振荡器和一个锁相环PLL组成，可通过晶振或外部的时钟驱动。以下我们将着重讨论DSP硬件系统的基本设计中时钟电路的设计。

关键字TMS320C54x时钟产生器软件可编程PLL

目录

TOC\o"1-3"\h\z\uHYPERLINK\l"_Toc282584781"绪论 PAGEREF_Toc282584781\hI
HYPERLINK\l"_Toc282584782"第一章时钟产生器 PAGEREF_Toc282584782\h1
HYPERLINK\l"_Toc282584783"第二章软件可编程PLL PAGEREF_Toc282584783\h2
HYPERLINK\l"_Toc282584784"第一节软件配置PLL介绍 PAGEREF_Toc282584784\h2
HYPERLINK\l"_Toc282584785"一时钟模式介绍 PAGEREF_Toc282584785\h2
HYPERLINK\l"_Toc282584786"二时钟模式设置 PAGEREF_Toc282584786\h3
HYPERLINK\l"_Toc282584787"第二节程序 PAGEREF_Toc282584787\h7
HYPERLINK\l"_Toc282584788"一倍频模式向倍频模式的切换 PAGEREF_Toc282584788\h7
HYPERLINK\l"_Toc282584789"二倍频模式向分频模式的切换 PAGEREF_Toc282584789\h8
HYPERLINK\l"_Toc282584790"三分频模式向倍频模式的切换 PAGEREF_Toc282584790\h8
HYPERLINK\l"_Toc282584791"四分频模式向分频模式的切换 PAGEREF_Toc282584791\h9
HYPERLINK\l"_Toc282584792"第三章心得体会 PAGEREF_Toc282584792\h11
HYPERLINK\l"_Toc282584793"第四章参考文献 PAGEREF_Toc282584793\h12


第一章时钟产生器
时钟产生器是在实验中为了得到想要的时钟而设计的电路，可驱动时钟器的时钟源有两种：一个是外部时钟；另一个是带有内部振荡器电路的晶振。
（1）使用外部时钟源的时钟信号，将外部时钟信号直接加到DSP芯片的X2/CLKIN引脚，而X1引脚悬空。外部时钟源可以采用频率稳定的晶体振荡器，具有使用方便，价格便宜，因而得到广泛应用。连接方式如图1.1所示。
（2）利用DSP芯片内部的振荡器构成时钟电路，连接方式如图1.2所示。在芯片的X1和X2/CLKIN引脚之间接入一个晶体，CLKMD引脚必须设置以启动内部振荡器。

图1.1使用外部时钟源图1.2使用内部振荡器
C54x器件的时钟产生器包括一个内部的振荡器和一个锁相环（PLL）电路。目前，C54x器件上有两种不同类型的PLL，一些器件有硬件配置的PLL电路；而另一些器件有软件配置的PLL电路。在本设计中，主要对软件配置PLL进行讲解和分析使用。

第二章软件可编程PLL
第一节软件配置PLL介绍
软件可编程PLL的特点是有高度的灵活性，它包括一个用来提供各种时钟乘数因子的时钟标定位、直接开放和禁止PLL的功能和一个PLL锁存定时器，该锁存定时器可以延迟期间PLL时钟模式的切换直到所存操作完成为止。
一时钟模式介绍
带有内部的软件可编程PLL的期间可以设置为下面两种时钟模式：
PLL模式：输入时钟（CLKIN）乘以31个可能的因子中的一个因子，这些因子取值范围为0.25~15，他们可以通过PLL电路获取。
DIV（分频器）模式：输入时钟（CLKIN）处以2或4.当用DIV模式时，所有的模拟部分，包括PLL电路，都被禁止以使功耗降到最小。
二时钟模式设置
复位操作之后，时钟操作模式立即由3个外部引脚CLKMD1，CLKMD2,CLKMD3的直来确定。3个CLKMD引脚所对应的模式如表1所示，复位之后，软件可编程PLL可以被变成设置为所需的模式。下列时钟模式引脚作何可以在复位时开放PLL：C5402中是CLKMD（3-1）=000b110b.当这些