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第五章仿真验证与Testbench编写5.1VerilogHDL电路仿真和验证概述5.2VerilogHDL测试程序设计基础5.2.3VerilogHDL仿真结果确认5.2.4VerilogHDL仿真效率5.3与仿真相关的系统任务5.3.2$monitor和$strobe5.3.3$time和$realtime(2)$realtime系统函数5.3.4$finish和$stop5.3.5$readmemh和$readmem5.3.6$random例$random系统任务的应用实例5.4信号时间赋值语句5.4.1时间延迟的语法说明5.4.2时间延迟的描述形式5.4.3边沿触发事件控制5.4.4电平敏感事件控制5.5任务和函数5.5.2函数例5.5-5:阶乘函数5.5.3任务与函数的区别5.6典型测试向量的设计5.6.2数据信号测试向量产生5.6.3时钟信号测试向量产生5.6.4总线信号测试向量产生5.7用户自定义元件模型UDP5.7.2UDP应用实例5.8基本门级元件和模块的延时建模5.8.2模块延时建模5.9.3仿真时间标度