微机原理 第五章.ppt

第五章处理器硬件特性（总线时序和系统总线）8088的两种模式
最小模式：系统中只有一片8088,其存储容量不大,所要连的I/O端口也不多,总线控制逻辑电路被减到最小。
最大模式：构成的系统较大,可能包含不只一片微处理器,或要求有较强的驱动能力,带有一个总线控制器8288。8088的引脚和功能8086的引脚和功能8086对应最小模式:
IO/M本信号为高，表示CPU与存储器进行数据交换
IO/M为低，表示CPU与I/O进行数据交换DMA传送时，IO/M置为高阻
WR低有效，表示处在存储器写或I/O写
INTA中断响应信号，低电平有效
ALE地址锁存允许信号，高电平有效,有效时将
地址信号锁存到地址锁存器中
HOLD为总线保持请求信号
HLDA为总线保持响应信号
DT/R为数据发送/接收信号,为增加数据总线的驱动能力,采用数据总线收发器(8286/8287)
DEN为数据允许信号8086对应最大模式:
S2S1S0 总线周期状态信号
其编码如下
S2 S1 S0 性能
0 0 0 中断响应
0 0 1 读I/O
0 1 0 写I/O
0 1 1 暂停
1 0 0 取指
1 0 1 读存
1 1 0 写存
1 1 1 无源RQ/GT0 总线请求/总线请求允许
RQ/GT1 总线请求/总线请求允许
每一脚为双向,其中RQ/GT0的优先权高于RQ/GT1
LOCK总线封锁信号,当其有效时,别的总线主设备不能占用总线
QS1,QS0指令队列状态信号,意义如下:
QS1QS0
00无操作
01从指令队列中第一字节中取走代码
10队列空
11除第一个字节外,还取走了后续字节中的代码.其它引脚：
GND、VCC地和电源
AD15～AD0地址/数据复用线，双向
A19/S6,A18/S5,A17/S4,A16/S3地址/状态复用线，输出
S6始终为低.
S5是中断允许标志状态位,为1允许中断.
S4和S3指定那一个段寄存器正在被使用.
S4 S3 含义
0 0 当前正在使用ES
0 1 当前正在使用SS
1 0 当前正在使用CS或未用
1 1 当前正在使用DSNMI 非屏蔽中断请求信号,边缘触发
信号,不能由软件加以屏蔽。
INTR 可屏蔽中断请求信号,高电平有效,为电平触发信号。
RESET 复位信号,当其有效CPU结束当前操作,对DS,SS,ES,IP及标志寄存器清零,将CS置为FFFFH。于是CPU从FFFF0H开始执行程序,FFFF0H处放有一条JMP指令,转到系统程序入口处,进行初始化,引导到监控程序。RD读信号,低有效,表示正在进行存储
器或I/O读.
TEST测试信号(输入),本信号与WAIT指
令结合起来使用,执行WAIT指令时,
CPU等待,若TEST有效,结束等待,执
行下面指令.
READY 准备就绪信号,一般由存储器或I/O
端口送来,当其有效,可进行数据传
送,一般在T3开始时去采样它,若为
低,需插入等待状态Tw。CLK时钟输入
MN/MX最小最大模式输入信号
BHE/S7高8位数据总线允许/状态复用引脚，输出

BHE与A0组合对应的操作
§5.3Intel8086的操作和时序有些指令周期可划分为一个个总线周期。

总线周期—每当CPU与存储器或I/O端口交换一个字节的数据称之为一个总线周期。
每个总线周期通常包含4个T状态,一个T状态就是一个时钟周期,是CPU处理动作的最小单位。时钟频率 一个T状态时间
5M 200ns(0.2μs)
50M 20ns(0.02μs)
100M 10ns(0.01μs)
200M 5ns(0.005μs)
基本的总线周期有：
⒈存储器的读周期或写周期
⒉I/O端口的读周期或写周期
⒊中断响应周期
另外还有：
复位操作和启动操作（时序）
总线保持请求与保持响应时序学习时序的目的最小模式下的8086时序⒈T1 后

①IO/M变高表存储器读,变低表I/O读
②给出地址,若存储器给出20位地址,若为I/O端口,给出低16位地址(高4位为低)
③ALE变为有效,将复用线上的地址锁存起来
④DT/R变低,表示CPU读⒉T2状态下①A19/S6～A16/S3引脚输出状态信号S6～S3②AD15～AD0转为高阻③RD变低,允许读出④DEN变低,允许数据传送经过译码找到指定的存储单元或I/O端口,经过一段延迟,指定单元内容出现在AD15～AD0上。⒊CPU在T4下降沿采样数据线,获取数据

⒋若到时数据出不来,可用一个产生READY信号的电路,使在T3和T4之间产生一个或几个Tw来解决时序配合

8086的写周期时序亦由4个T状态组成,与读周期时序类似

不同点为:
①当A7～A0被锁存后,在T2状