基于FPGA的数据采集系统的设计.pdf

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丝些丝：：垦一基于FPGA的数据采集系统的设计：一=!竺竺堡垒!呈!：呈墅堇兰墅：!些坐：：些三墼塑竺!竺坠：一一：=：：一：：：垒坠：垒塑：f常州工学院学报赵泓扬系统的整体结构摘要：介绍了以FPGA为核心控制模块的数据采集系统。设计中采用自上而下的方法，将FP-GA分为几个模块，并论述各模块的功能和设计方法。FPGA模块采用VI-ff)L语言进行仿真。整个系统可以实现8路最大工作频率为5MHz语音信号的采集。关键词：FPGA；数据采集；VHDL语言SystemFPGAmodules．The数据采集系统是计算机测控系统的重要组成部分。传统的数据采集系统，通常采用单片机或DSP作为主要控制模块，控制ADC、存储器和其他外围电路的工作。随着数据采集对速度性能的要求越来越高，传统采集系统的弊端越来越明显。单片机的时钟频率较低且需用软件实现数据采集，这使得采集速度和效率降低。此外软件运行时间在整个采样时间中也占很大的比例。而FP—GA(现场可编程门阵列)有单片机无法比拟的优势，时钟频率高，内部延时小，全部控制逻辑由硬件完成，速度快，效率高。为了满足数据采集对速度的要求，文章介绍了一种基于FP(}A，采用VHDL硬件语言设计实现的高速语音数据采集系统。本设计的数据采集系统划分为A／D转换电路，采集控制FPGA和传输接口等部分，如图1所示，每个FPGA外接4个双路A／D转换器，完成8路模拟信号的处理。图1数据采集系统的机构框图模拟电路输出的信号接人到AD9281进行bit采样，传给FPGA。为实现原始数据采集，使用模拟开关切换8路模拟电路与ADC进行数据采集，并最大程度地利用FPGA中的RAM资源进行数据缓冲。根据功能要求，将FPGA中的数据采集系统第22卷第1／2期中图分类号：TP274文献标识码：A文章编号：1671—0436(2009)0I／02-0034-03DesignofDataAcquisitionBasedEngineering，OmgzhouMaz1(常州工学院电子信息与电气工程学院，江苏常州213002)ZHAOHong—yangsystemmodulesystem．InmethodsomemaximalKey作者简介：赵泓扬(1979一)，男，讲师。．I——————一．I模拟电路卜’l电路卜’M，8V01．22No．1／2aon(SchoolInformation＆Electric213002)Abstract：Thispaperintroducesthehigh—speeddataacquisitionbasedFPGA，thelogiccontroldesign．top—downisusedanddividedintofunc—tionacquire8-routeanalogsignalswith5frequency．words：FPGA；dataacquisition；VHDLlanguage收稿日期：2008—12-29hi(10．24ElectronicInstituteTechnology，Changzhou加载数据8憾址／数据16(AD9281)底扳模女控制共4个单元，其他单元略corecan—ADC．CLOCKbitSELBCT(ECP2C5)Readymth、>feScl．。
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#图．{赫}A⋯DC．I一圈2数据采集系统的模块组织架构FPGA与底板数据交互-t奚荔萄卜一FPGA接口说明第1／2期赵泓扬：基于FPGA的数据采集系统的设计分模块进行设计，白顶向下将整个系统划分为以下功能模块：主控逻辑模块(CTLALL)、时钟模块(PLL)、数据存储模块(DPRAM)。其中主控逻辑模块包括对模拟开关的控制，ADC的采样通道控制，数据存储模块的读写状态控制等。数据采集系统的模块组织架构如图2所示。2．1各模块的功能时钟模块：使用FPGA自带的PLL设计，产生FPGA数据采集系统中需要的所有时钟信号。其中10MHz是必需的，用于供给ADC作为采样时钟。CPLD和FPGA之间的通讯需要一个高倍时钟，这里FPGA暂且使用60MHz的时钟作为与CPLD通讯的接口时钟。模拟开关控制模块：用于产生高／低有效的状态信号，控制本通道模拟开关的开／关状态。ADC驱动时序模块：由时钟信号产生ADC数据采集存储模块：先按单缓冲方式设计一个双口RAM，实现原始数据的采集存储和输出。用于存储ADC输出的数据，存储空间为32交互模块：来自CPLD、PCI的信号控制FP-GA开始工作或者待机，主要控制数据采集存储2．2各模块的实现方式时钟模块和数据存储模块由软件自带的功能模块库产生，参数和形式根据需要进行设置。主控逻辑模块用VerilogHDL代码设计实现。在顶层优化上述3个模块。时钟模块的输入为10件的每个P