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电子科技2005年第10期(总第193期)

基于DSP和FPGA的实时信号处理系统设计

靳鹏飞，向健勇，宗靖国
(西安电子科技大学技术物理学院，陕西西安710071)

摘要提出了一种买时信号采集和处理系统的设计方秉，该方茉以高性能数字信号处理器ADSP21062为核
心器件，结合大规模复杂可编程逻辑器件(FPGA)对实时信号进行采集和处理。实际的使用证明，这种设计方法
可以满足采集量大，运算复杂，买时要求性很高的应用系统。
关键词高速实时信号处理;DSP;FPGA;DMA
中图分类号TN911.7

1引言用低成本专设计的体系结构，EPIC3的容量
为2910个逻辑单元，具有59904bits嵌入存储器。
目前对于高速的信号处理的研究已经取得了
EPIC3最多具有104个用户引脚，片内有13个4Kbit
飞速的发展，其高速、可编程、小型化的特点将使
的RAM。
信息技术进入一个新的纪元。一个完整的高速实时
信号处理系统包括多种功能模块，如DSP,FPGA,3系统处理流程
ADC,DAC,FLASH等。该文针对实际的需要提1)由EP(IC3控制A/D采样，采用轮流切换
出了DSP+FPGA的设计方法，取代了传统的的方式采集模拟信号。
MCU+ADC+RAM或单纯采用DSP的设计方法，采2)经过A(/D转换后的数据直接接入到系统总
用主从式的设计思路，DSP为主机，而FPGA为从线上，DSP通过总线可以对数据进行实时处理，同
机，DSP主要是进行大量复杂的信号处理运算，而时A/D的一些控制线直接连到EPIC3上，由EPIC3
FPGA是进行逻辑控制运算，这种方法可以很大程对它进行逻辑控制，临时数据可以放在外部的ram
度地提高系统的工作效率，能够满足实际工作的需中缓存。
要。其中DSP选用ADI公司的ADSP21061,FPGA3)ADSP(21061工作在主模式时，ADSP21061
选用ALTERA公司的EPIC3.从EPIC3读取数据;ADSP21061工作在从模式时，
ADSP21061和EPIC3简介数据由EP1C3写入ADSP210610
ADSP21061芯片4)ADSP2(1061对数据做相应的数据处理，由
ADSP21061采用32位并行浮点运算单元，于ADSP21061具备足够的内存(512K用户可用)，
所以无需外挂存储器。需要与外部交换的处理结果
40MIPS的运算速度，数据线有48根，地址线有32
可以写入FPGA的外挂缓存。
根，地址范围4G;有两个同步串口和6个专用DMA
5)处理过(程中需要保存的重要结果数据可存
通道;灵活的存储器配置，有1Mbit片内RAM;6
个外部中断，即掉电保护、外部复位、NMI,4个储在外挂FLASH里。
可屏蔽中断;多种低功耗操作模式;提供符合IEEE6)处理后(的结果通过D/A输出。
标准的1179.1的JTAG接口，可以对程序进行仿真7)系统预(留了外部接口(SystemExternal
和调试，并可以将程序代码烧到FLASH中，极大Bus)，以便于扩展。
8)运行时(PC机可以通过串口和DSP信号处
地方便了用户的系统设计和系统调试。
2.2EP1C3芯片理板进行人机对话。
FPGA采用Altera公司的EPIC3，该器件采用4系统硬件设计
收稿日期:2005-05-17统的硬件系结构如图1所示。
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图IDSP系统框图
整个硬件设计的结构如图所示，主要核心为建模拟输入信号。DSP提供了许多的外围接口:由
ADSPZ1061和EPIC3。他们之间通过数据、地址和于大规模集成电路对电源性能的要求比较高，采用
控制总线相连接，两者构成主从关系。可以把系统一般的电源很难满足要求，因此在设计中采用专用
分成以下几个模块:前端模拟输入信号的处理电的电源芯片来为系统供电。为了保证DSP能产生持
路，ADC转换电路，DSP信号处理电路，FPGA逻续、稳定没有毛刺的时钟频率，需要采用由外部单
辑控制电路，串行通信电路，测试电路，DAC转换独提供晶振的方法。另外当系统刚上电时，处于一
电路，DAC后端放大和滤波电路。个未确定状态，所以需要有系统的复位电路。JTAG
对于输入的模拟信号需要先进行滤波处理，然主要是作为系统仿真测试接口。看门狗电路主要用
后输入到ADC中进行模数转换，为了保证信号的于检测程序运行周期的超时故障，它可使DSP板提