一种存储阵列电路结构及大型存储阵列电路结构.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN113689899A(43)申请公布日2021.11.23(21)申请号202110997344.4G11C8/14(2006.01)(22)申请日2021.08.27G11C11/413(2006.01)G06F3/06(2006.01)(71)申请人西安微电子技术研究所地址710065陕西省西安市雁塔区太白南路198号(72)发明人谢成民崔千红杨靓李海松李立马蕊朱吉喆(74)专利代理机构西安通大专利代理有限责任公司61200代理人姚咏华(51)Int.Cl.G11C7/10(2006.01)G11C7/06(2006.01)G11C7/18(2006.01)G11C8/10(2006.01)权利要求书1页说明书5页附图3页(54)发明名称一种存储阵列电路结构及大型存储阵列电路结构(57)摘要本发明一种存储阵列电路结构及大型存储阵列电路结构，在存储阵列分为上存储列阵和下存储列阵，同时在其端部均分别连接灵敏放大器、读写驱动模块和列地址译码电路，上存储列阵的存储单元将由上面的灵敏放大器读出，下存储列阵将由下面的灵敏放大器读出，这样不仅会减小分块设计的级数，避免引入多余的外围电路，进而减小存储器的版图面积，增加版图密度，实现静态存储器存取速度的提升以及功耗的降低。本发明相比较传统分块设计的结构，减小了位线放电幅度进而负载，降低了最坏路径延迟和存储器的功耗，达到提高整体存储器读取速度的目的；最后，本发明所提出的方法适用于各种存储器的电路架构设计，具有良好的应用前景和经济效益。CN113689899ACN113689899A权利要求书1/1页1.一种存储阵列电路结构，其特征在于，包括上存储列阵(1)和下存储列阵(2)；所述上存储列阵(1)和下存储列阵(2)相对远离的两端均依次设置有灵敏放大器(3)、读写驱动模块(4)和列地址译码电路(5)，用于分别满足上存储列阵(1)和下存储列阵(2)的信号SA逻辑运算，所述读写驱动模块(4)连接数据单元(6)；所述上存储列阵(1)和下存储列阵(2)相同一侧分别连接行地址译码电路(7)。2.根据权利要求1所述一种存储阵列电路结构，其特征在于，所述行地址译码电路(7)用于对输入的行地址信号进行译码，并选择上存储列阵(1)或下存储列阵(2)进行输入。3.根据权利要求1所述一种存储阵列电路结构，其特征在于，所述上存储列阵(1)和下存储列阵(2)的位线和字线的交汇点分别形成存储单元(9)。4.根据权利要求1所述一种存储阵列电路结构，其特征在于，所述上存储列阵(1)和下存储列阵(2)的阵列高度等于其各自的位线长度。5.根据权利要求1所述一种存储阵列电路结构，其特征在于，所述行地址译码电路(7)包括一位地址信号(8)的高位地址信号。6.根据权利要求5所述一种存储阵列电路结构，其特征在于，所述一位地址信号(8)通过反相器与上存储列阵(1)或下存储列阵(2)两侧的灵敏放大器(3)连接。7.一种大型存储阵列快速读取电路结构，其特征在于，包括多个上述权利要求1‑6所述一种存储阵列电路结构；所述多个存储阵列快速读取电路结构之间通过分级字线结构和多路选择位线技术连接。8.根据权利要求7所述一种大型存储阵列电路结构，其特征在于，还包括预选读取操作模块、时序控制模块、X地址缓冲器、Y地址缓冲器和IO缓冲器；所述X地址缓冲器输出端分别连接时序控制模块和预选读取操作模块的预译码电路；所述Y地址缓冲器的输入端连接预选读取操作模块的列地址译码电路(5)，输出端接入时序控制模块；所述时序控制模块输出端连接预选读取操作模块的灵敏放大器(3)；所述IO缓冲器与所有灵敏放大器(3)双向连接。2CN113689899A说明书1/5页一种存储阵列电路结构及大型存储阵列电路结构技术领域[0001]本发明属于微电子技术方向，高速低功耗数据存储领域，具体涉及一种存储阵列电路结构及大型存储阵列电路结构。背景技术[0002]随着存储器设计的高速低功耗需求以及制造技术的发展，使得现有的存储器难以达到集成电路市场指标需求。[0003]目前业界探索各种方法来达到速度和功耗的平衡，其中包括存储单元的研发、时序控制模块的研发等。目前较常用的电路架构如图1，存储器包含以下模块，存储单元阵列模块、行列译码器模块、灵敏放大器以及读写驱动模块、时序控制电路和输出电路。存储阵列分四块设计，上下左右各一块，其中每上下两块共用一个列译码电路、灵敏放大器以及写驱动电路，整个存储器的中间为行译码地址电路以及时序控制模块电路。存储器的地址信号被分为行地址和列地址，当行译码器接收行地址信号，选中一根字线触发一行存储阵列，同时列译码器接收列地址信号，可在所选的行中找出一个所需要的字电路原理图如图2。[0004]然而