一种可编程逻辑芯片的时钟偏移可调的芯片时钟架构.pdf

(19)中华人民共和国国家知识产权局(12)发明专利申请(10)申请公布号CN114167943A(43)申请公布日2022.03.11(21)申请号202111470014.6(22)申请日2021.12.03(71)申请人无锡中微亿芯有限公司地址214000江苏省无锡市滨湖区建筑西路777号B1幢2层(72)发明人匡晨光张艳飞陈波寅范继聪(74)专利代理机构无锡华源专利商标事务所(普通合伙)32228代理人过顾佳(51)Int.Cl.G06F1/10(2006.01)G06F30/396(2020.01)权利要求书2页说明书5页附图4页(54)发明名称一种可编程逻辑芯片的时钟偏移可调的芯片时钟架构(57)摘要本发明公开了一种可编程逻辑芯片的时钟偏移可调的芯片时钟架构，涉及时钟设计领域，该芯片时钟架构的至少一个区域时钟的通路中设置有延迟调节单元，延迟调节单元中包括若干条并联的具有不同延迟值的延迟路径；延迟调节单元根据获取到的配置信号选通其中一条延迟路径使得所连接的区域时钟具有对应的目标延迟，各个区域时钟的目标延迟与可编程逻辑芯片的时钟偏移工作模式对应，通过控制延迟调节单元中选通的延迟路径，可以调节不同区域时钟之间的时钟偏移，使得芯片的时钟偏移能够在一个比较大的范围内进行调节，同样资源配置下，延迟调节单元不同的路径选择，也会使得时钟偏移不同，以满足不同应用场景下所需要的不同的时钟偏移工作模式。CN114167943ACN114167943A权利要求书1/2页1.一种可编程逻辑芯片的时钟偏移可调的芯片时钟架构，其特征在于，所述芯片时钟架构包括：一个全局时钟和若干个区域时钟，所述全局时钟的时钟输入端连接时钟源，所述全局时钟的时钟输出端分别连接至各个区域时钟的时钟输入端，每个区域时钟连接至其对应的芯片区域的时钟负载并提供时钟信号；至少一个区域时钟的通路中设置有延迟调节单元，所述延迟调节单元中包括若干条并联的具有不同延迟值的延迟路径；所述延迟调节单元根据获取到的配置信号选通其中一条延迟路径使得所连接的区域时钟具有对应的目标延迟，各个区域时钟的目标延迟与可编程逻辑芯片的时钟偏移工作模式对应。2.根据权利要求1所述的芯片时钟架构，其特征在于，所述可编程逻辑芯片的时钟偏移工作模式包括零偏移工作模式、超前偏移工作模式和滞后偏移工作模式中的至少一种；其中，所述零偏移工作模式是与所述时钟源的距离不同的所有时钟负载的时钟信号的相位均相同的时钟偏移工作模式；所述超前偏移工作模式是与所述时钟源的距离越远的时钟负载的时钟信号的相位越超前的时钟偏移工作模式；所述滞后偏移工作模式是与所述时钟源的距离越远的时钟负载的时钟信号的相位越滞后的时钟偏移工作模式。3.根据权利要求1所述的芯片时钟架构，其特征在于，所述延迟调节单元解析所述可编程逻辑芯片外部输入的配置码流获取到所述配置信号；或者，所述芯片时钟架构还包括由所述可编程逻辑芯片内的资源实现的配置信号产生单元，所述配置信号产生单元产生与所述可编程逻辑芯片的时钟偏移工作模式对应的配置信号提供给延迟调节单元。4.根据权利要求3所述的芯片时钟架构，其特征在于，所述配置信号产生单元根据各个区域时钟的预定反馈端的布局位置及反馈的时钟信号，结合各个区域时钟的目标延迟，产生各个延迟调节单元的所述配置信号。5.根据权利要求1所述的芯片时钟架构，其特征在于，所述延迟调节单元还包括使能端，并在接收到有效电平的使能信号时根据获取到的配置信号选通其中一条延迟路径，在接收到无效电平的使能信号时关断所有延迟路径；其中，所述延迟调节单元的使能信号在所述延迟调节单元所连接的区域时钟对应的芯片区域的资源使用时为有效电平，在所述延迟调节单元所连接的区域时钟对应的芯片区域的资源未使用时为无效电平。6.根据权利要求1‑5任一所述的芯片时钟架构，其特征在于，根据权利要求1所述的芯片时钟架构，其特征在于，一个延迟调节单元的任意第i条延迟路径包括级联的一个选通缓冲器和i个延迟缓冲器，i为参数且i的起始值为0；所述延迟调节单元根据获取到的配置信号控制其中一个选通缓冲器导通、其余的选通缓冲器关断，使得导通的选通缓冲器所在的延迟路径被选通。7.根据权利要求6所述的芯片时钟架构，其特征在于，第i+1条延迟路径相对于第i条延迟路径的延迟值变化值为一个延迟缓冲器产生的延迟值，所述延迟调节单元中各个延迟缓冲器产生的延迟值均相等且与所述全局时钟在相邻两个不同芯片区域之间的延迟值TRE一致。8.根据权利要求7所述的芯片时钟架构，其特征在于，所述全局时钟为垂直走线的纵向2CN114167943A权利要求书2/2页时钟，每个区域时钟为水平走线的横向时钟，所述全局时钟在相邻两个不同芯片区域之间的延迟值TRE为所述全局时钟在一个区域时钟对应的芯片区域的纵向高度上的延迟值，且各个区域时