FPGA的时序优化方法和系统.pdf

(19)国家知识产权局(12)发明专利申请(10)申请公布号CN115099177A(43)申请公布日2022.09.23(21)申请号202210774464.2(22)申请日2022.07.01(71)申请人上海安路信息科技股份有限公司地址200434上海市虹口区纪念路500号5幢202室(72)发明人刘榜(74)专利代理机构上海一平知识产权代理有限公司31266专利代理师李玲玲成春荣(51)Int.Cl.G06F30/343(2020.01)G06F119/12(2020.01)权利要求书2页说明书8页附图4页(54)发明名称FPGA的时序优化方法和系统(57)摘要本申请涉及集成电路领域，公开了一种FPGA的时序优化方法和系统。该方法包括：基于布局布线后分配的查找表的物理位置进行时序更新；基于时序更新结果确定目标时序违规路径，遍历目标时序违规路径上的查找表以选取查找表对，所选取的查找表对是满足条件ⅰ)每个查找表均有时间裕量为正的输入线网、ⅱ)两个查找表之间的线网不是高扇出线网和ⅲ)后一个查找表的输入线网数目少于N的任意前后相连的两个查找表；分别对所选取的查找表对执行能够实现时序提升的逻辑重构操作，并为重构后的新查找表分配对应的物理位置。本申请的实施方式可以有效减少时序路径经过的逻辑单元级数，更大程度地减少时序违规路径的数据信号延时。CN115099177ACN115099177A权利要求书1/2页1.一种FPGA的时序优化方法，其特征在于，包括：基于布局布线后分配的查找表的物理位置进行时序更新；基于时序更新结果确定目标时序违规路径，遍历所述目标时序违规路径上的查找表以选取查找表对，所选取的查找表对是满足条件ⅰ)每个查找表均有时间裕量为正的输入线网、ⅱ)两个查找表之间的线网不是高扇出线网和ⅲ)后一个查找表的输入线网数目少于N的任意前后相连的两个查找表，其中N根据所述FPGA中查找表的最大输入信号数目配置；分别对所选取的查找表对执行能够实现时序提升的逻辑重构操作，并为重构后的新查找表分配对应的物理位置。2.根据权利要求1所述的FPGA的时序优化方法，其特征在于，所述分别对所选取的查找表对执行能够实现时序提升的逻辑重构操作之前，还包括：根据查找表输入线网数目、查找表输入线网的时间裕量和查找表连接线网的扇出数目计算所述查找表对的逻辑重构优化成本；根据查找表对的时间裕量、查找表之间线网长度和所述逻辑重构优化成本对所有查找表对进行排序，得到排序结果。3.根据权利要求2所述的FPGA的时序优化方法，其特征在于，所述分别对所选取的查找表对执行能够实现时序提升的逻辑重构操作时，还包括：确定所述排序结果中的当前查找表对中任一个查找表之前执行过逻辑重构操作，则放弃对当前查找表对进行逻辑重构操作。4.根据权利要求2所述的FPGA的时序优化方法，其特征在于，所述方法还包括：根据计算所述查找表对的逻辑重构优化成本，其中m1、m1分别表示查找表对中前一个查找表的输入线网数目、输入线网时间裕量为正的数目，n2、m2分别表示查找表对中后一个查找表的输入线网数目、输入线网时间裕量为正的数目，i表示查找表对中两个查找表连接线网的扇出数目。5.根据权利要求2所述的FPGA的时序优化方法，其特征在于，所述根据所述查找表对的时间裕量、查找表之间线网长度和所述逻辑重构优化成本对所有查找表对进行排序，得到排序结果，进一步包括：对于所有查找表对，根据时间裕量从低到高进行排序，并且对于相同时间裕量的查找表对根据查找表之间的线网长度和逻辑重构优化成本的商从高到低进行排序，得到排序结果。6.根据权利要求1‑5中任意一项所述的FPGA的时序优化方法，其特征在于，所述方法还包括：选择时间裕量最小的预设百分比的时序违规路径作为所述目标时序违规路径。7.一种FPGA的时序优化系统，其特征在于，包括：时序更新模块，用于基于布局布线后分配的查找表的物理位置进行时序更新；查找表对选取模块，用于基于时序更新结果确定目标时序违规路径，遍历所述目标时序违规路径上的查找表以选取查找表对，所选取的查找表对是满足条件ⅰ)每个查找表均有时间裕量为正的输入线网、ⅱ)两个查找表之间的线网不是高扇出线网和ⅲ)后一个查找表的输入线网数目少于N的任意前后相连的两个查找表，其中N根据所述FPGA中查找表的最大输入信号数目配置；2CN115099177A权利要求书2/2页逻辑重构模块，用于分别对所选取的查找表对执行能够实现时序提升的逻辑重构操作，并为重构后的新查找表分配对应的物理位置。8.根据权利要求7所述的FPGA的时序优化系统，其特征在于，所述系统还包括计算与排序模块，用于根据查找表输入线网数目、查找表输入线网的时间裕量和查找表连接线网的扇出数目计算所述查找表对的逻辑重构优化成本，并且根据查找表对的时间裕量、查找